[发明专利]一种反码加法器

说明书

技术领域

本发明涉及数字信号处理技术领域，特别是涉及一种反码加法器。

背景技术

加法器是处理器进行数据处理的基本与核心，直接影响处理器的性能。追求高效和低功耗的加法器一直是研究的目标。

在进行有符号数计算时，操作数采用符号-幅值表示方法。加法器在处理有符号数减法运算时，会先将操作数转换成补码或者反码形式，运算结束后再将计算结果转换为原码。然而在采用反码运算时，计算过程中如果产生循环进位，则需要重复进行加法运算；而采用补码运算时原码与补码之间则需进行来回转换。因此，以上两类常用加法器结构都存在着延迟时间长以及面积大的缺点。

因此，如何提供一种延迟时间短、面积小的加法器是本领域技术人员目前需要解决的问题。

发明内容

本发明的目的是提供一种反码加法器，减小了反码加法器结构的面积及降低了关键路径延迟时间，提高了运算效率。

为解决上述技术问题，本发明提供了一种反码加法器，包括：

符号处理单元，用于接收第一操作数和第二操作数，分别判断所述第一操作数的符号位和所述第二操作数的符号位，得到第一判断结果，并将所述第一判断结果发送至取反单元，以及将所述第一操作数的符号位和所述第二操作数的符号位传送至溢出判断单元；

所述取反单元，用于依据所述第一判断结果分别对所述第一操作数和所述第二操作数取反，并将取反后的所述第一操作数和所述第二操作数送至并行前缀加法器；

所述并行前缀加法器，用于对取反后的所述第一操作数和所述第二操作数进行运算，得到sum和sum+1，并将所述sum的符号位以及所述sum+1的符号位发送至所述溢出判断单元；

所述溢出判断单元，用于对所述sum的符号位、所述sum+1的符号位、所述第一操作数的符号位和所述第二操作数的符号位进行溢出判断，得到第二判断结果；

运算结果选择处理单元，用于依据所述第二判断结果选择所述sum或者所述sum+1进行取反处理得到最终运算结果。

优选地，所述运算结果选择处理单元包括：

选择器，用于当所述第二判断结果判断得到所述第一操作数的符号位和所述第二操作数的符号位不同且所述并行前缀加法器的结果有溢出时，选择所述sum+1传送至逻辑门；当所述第二判断结果判断得到所述第一操作数的符号位和所述第二操作数的符号位不同且所述并行前缀加法器的结果没有溢出时，选择所述sum传送至所述逻辑门；

所述逻辑门，用于当接收到所述sum+1时，对所述sum+1进行取反操作，得到最终结果；当接收到所述sum时，对所述sum进行取反操作，得到最终结果。

优选地，所述并行前缀加法器为基于kogge-store树结构的并行前缀加法器。

优选地，所述并行前缀加法器为基于ladner-fisher树结构的并行前缀加法器。

优选地，所述并行前缀加法器为基于brent-kung树结构的并行前缀加法器

本发明提供的一种反码加法器，包括符号处理单元、取反单元、并行前缀加法器、溢出判断单元以及运算结果选择处理单元，其中，并行前缀加法器对取反后的第一操作数和第二操作数进行运算，得到sum和sum+1；溢出判断单元对sum以及sum+1进行溢出判断以及对第一操作数的符号位和第二操作数的符号位进行符号位判断，得到第二判断结果；运算结果选择处理单元依据第二判断结果选择sum或者sum+1进行处理得到最终运算结果。可见，由于并行前缀加法器可以同时产生计算结果sum和sum+1，与现有的反码加法器相比，在关键路径中减少了加一单元；另外，与现有补码加法器将比，在关键路径中减少了求补运算，从而减小了反码加法器结构的面积及降低了关键路径延迟时间，提高了运算效率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的一种反码加法器的结构示意图；

图2为本发明提供的一种并行前缀加法器的原理图。

具体实施方式

本发明的核心是提供一种反码加法器，减小了反码加法器结构的面积及降低了关键路径延迟时间，提高了运算效率。