[发明专利]一种像素单元电路及像素读出芯片

权利要求书

1.一种像素单元电路，其特征在于，包括：

一电荷灵敏前置放大器，对像素的探测器信号进行低噪声放大；

一甄别器，用于将进行低噪声放大后的探测信号同阈值进行比较，对有用信号进行甄别判断；

一计数器链，包括N位计数器，对于根据甄别判断结果对有用信号进行计数统计，其中N为大于1的整数；

一移位寄存器链，包括N位寄存器，分别与所述计数器链的N位计数器连接，当帧刷新信号到来后，将所述计数器链的N位计数器中的计数数据锁存加载至所述移位寄存器链的N位寄存器中；

一配置寄存器模组，与所述移位寄存器链连接；

其中所述计数器与所述寄存器的N由目标帧刷新率Fr和像素单元的最高计数率水平M确定，N＞log₂(M/Fr)；

当帧刷新信号到来时，具体包括：

当帧刷新信号在时钟上升沿到来时，所述甄别器与所述计数器链信号通路被屏蔽，以使所述计数器链中的上一帧的计数统计结果被封锁；

从随后的时钟下降沿开始的第一个时钟周期内：所述配置寄存器模组变为透明锁存状态，所述移位寄存器链上的配置信息被刷新到所述配置寄存器模组中的各对应的配置寄存器，作为所述像素单元电路对应的像素单元的下一帧的工作状态定义；

从所述时钟下降沿开始的第二个时钟周期内：被封锁的计数器链中的所述上一帧的计数统计结果被加载至所述移位寄存器链中；

从所述时钟下降沿开始的第三个时钟周期内：所述计数器链的所述计数统计结果被清零，同时所述计数器链的封锁被解除。

2.如权利要求1所述的像素单元电路，其特征在于，当帧刷新信号到来时，具体包括：

所述配置寄存器模组向所述移位寄存器链的输入端输入下一帧的配置信息，同时所述移位寄存器链将上一帧的计数统计结果从输出端输出，所述配置信息和所述计数统计结果不重叠地通过所述移位寄存器链。

3.如权利要求1所述的像素单元电路，其特征在于，在所述计数器链的封锁被解除之后还包括：

所述计数器链中的N位计数器开始在新一帧中对过阈的有用信号进行计数统计，所述新一帧的配置信息从所述移位寄存器链的输入端输入，同时上一帧的计数数据从移位链输出端输出，配置数据流和计数数据流恰好不重叠的通过移位链进行流动。

4.如权利要求1所述的像素单元电路，其特征在于，在所述电荷灵敏前置放大器与所述甄别器之间，还包括成形/放大模块，用于将所述进行低噪声放大后的探测信号进一步放大滤波；

所述甄别器，用于将所述放大滤波后的探测信号同阈值进行比较，对有用信号进行甄别判断。

5.如权利要求1所述的像素单元电路，其特征在于，所述N为大于或等于4且小于或等于20的整数。

6.一种像素读出芯片，其特征在于，包括多个如权利要求1-5任一项所述的像素单元电路。

7.如权利要求6所述的像素读出芯片，其特征在于，包括：

104行× 72 列像素阵列；

9个如权利要求1-5任一项所述的像素单元电路；

每个 所述像素单元电路中包含104行× 72 列的像素，像素深度为20位。

8.如权利要求7所述的像素读出芯片，其特征在于，所述像素读出芯片的帧刷新频率大于或等于1.2千赫兹，所述像素读出芯片的时钟频率大于或等于20兆赫兹。