[发明专利]一种基于FPGA技术设计的高速突发模式误码测试仪

权利要求书

1.一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：包括FPGA处理器，所述FPGA处理器上设置有接收端处理系统和发射端处理系统，所述接收端处理系统包括状态编码器、误码检测器及计数系统，所述状态编码器连接误码检测器，所述误码检测器连接计数系统；所述发射端处理系统包括码型产生器、控制信号译码器及GTP固核，所述控制信号译码器连接码型产生器，所述码型产生器连接GTP固核。

2.根据权利要求1所述的一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：所述误码检测器内设置有同步检测状态机、本地伪随机系列产生器、随机种子器、第一逻辑门电路、接收状态机及包长度计数器，所述同步检测状态机连接本地伪随机系列产生器，所述本地伪随机系列产生器连接随机种子器，所述随机种子器连接接收状态机；所述第一逻辑门电路与接收状态机连接，且接收状态机与计数系统连接，所述第一逻辑门电路连接同步检测状态机，所述第一逻辑门电路与计数系统连接；所述包长度计数器与接收状态机连接。

3.根据权利要求2所述的一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：接收端处理系统内还设置有分频器和数据重构器，所述分频器连接误码检测器；所述数据重构器连接接收状态机，所述数据重构器通过总线与第一逻辑门电路连接，且随机种子器连接在该总线上，并通过该总线与接收状态机连接。

4.根据权利要求3所述的一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：所述计数系统内设置有误比特计数器和接收字计数器，所述第一逻辑门电路连接误比特计数器，所述接收状态机连接接收字计数器。

5.根据权利要求4所述的一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：所述状态编码器为32位宽数据输出，所述分频器采用二分频器；所述分频器和数据重构器皆输入数字信号，且数据重构器输入4位宽数据信号。

6.根据权利要求1-5任一项所述的一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：所述码型产生器内设置有计数器系统、数据包封装状态机、PRBS产生器、数据包头产生器及第二逻辑门电路，所述第二逻辑门电路连接GTP固核，所述第二逻辑门电路分别连接PRBS产生器和数据包头产生器，所述数据包封装状态机分别连接计数器系统、PRBS产生器和数据包头产生器。

7.根据权利要求6所述的一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：所述计数器系统内设置有防护计数器和Tx计数器，所述数据包封装状态机分别连接防护计数器和Tx计数器。

8.根据权利要求7所述的一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：所述Tx计数器包括Tx0计数器和Tx1计数器，所述Tx0计数器和Tx1计数器皆连接数据包封装状态机。

9.根据权利要求8所述的一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：所述GTP固核包括GTP1和GTP0，所述第二逻辑门电路分别连接GTP1和GTP0。

10.根据权利要求9所述的一种基于FPGA技术设计的高速突发模式误码测试仪，其特征在于：所述控制信号译码器的输入信号为32位宽数据信号。