[发明专利]一种单粒子加固FPGA的查找表电路

权利要求书

1.一种单粒子加固FPGA的查找表电路，其特征在于：包括2ⁿ个单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF，n是查找表电路选择端的级数，第m级查找表电路选择端包括2^n-m个二输入多路选择器MUX；

每个单粒子加固静态随机存储器模块DICE的输入端，包括用户数据接口IN、用户数据使能接口OE、配置接口R和配置选通接口WL，在用户数据使能接口OE使能时，DICE接收通过用户数据接口IN写入的用户数据并输出；在配置选通接口WL使能时，配置码流通过配置接口R写入到DICE中并输出；每两个单粒子加固静态随机存储器模块DICE的输出作为第一级查找表电路选择端上一个MUX的输入；第一级查找表电路选择端上第j和第j+1个MUX的输出作为第二级查找表电路选择端上第j个MUX的输入，j是不为0的自然数；依次类推，第n级查找表电路选择端上MUX的输出通过缓存BUFF后向外输出；

所述每一级查找表电路选择端上MUX的选择端均连接到该级的查找表电路选择端；

所述二输入多路选择器MUX为传输门结构，n＝4、5或6，m为自然数，m∈[1,n]。

2.根据权利要求1所述的一种单粒子加固FPGA的查找表电路，其特征在于：所述二输入多路选择器MUX也可以选择传输管结构，此时在第2i级查找表电路选择端的MUX之后连接有缓存BUFF，用于增加前一级查找表电路选择端上MUX的输出能力，其中i为自然数，i小于等于n/2。

3.根据权利要求1所述的一种单粒子加固FPGA的查找表电路，其特征在于：所述单粒子加固静态随机存储器模块DICE包括DICE SRAM、单粒子加固静态随机存储单元MEM1、第一二输入多路选择器M16和第二二输入多路选择器M17；第一二输入多路选择器M16的0输入端和1输入端分别与FPGA的配置接口R和用户数据接口IN连接，第二二输入多路选择器M17的0输入端和1输入端分别与FPGA的配置使能接口WL和用户数据使能接口OE连接；第一二输入多路选择器M16和第二二输入多路选择器M17的选择端均与单粒子加固静态随机存储单元MEM1连接，所述单粒子加固静态随机存储单元MEM1为经过单粒子加固的SRAM；

所述DICE SRAM包括数据输入端口DIN、数据使能端口SIN和数据输出端口OUT，通过数据输入端口DIN和数据使能端口SIN接收外部输入的数据，并实现存储后输出、锁存后输出或直接输出；

第一二输入多路选择器M16的输出端与DICE SRAM的DIN端连接，第二二输入多路选择器M17的输出端与DICE SRAM的SIN端连接；所述DICE SRAM的数据输出端口OUT作为单粒子加固静态随机存储器模块DICE的输出端。

4.根据权利要求3所述的一种单粒子加固FPGA的查找表电路，其特征在于：所述DICESRAM包括NMOS管N1、缓存B6、传输门G1、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3；单粒子加固静态随机存储单元MEM2与传输门G1的一个数据端连接，单粒子加固静态随机存储单元MEM3与传输门G1的正向选择端连接，传输门G1的另一个数据端同时与缓存B6的输入端以及NMOS管N1的源极连接，缓存B6的输出端作为DICE SRAM的数据输出端口OUT，NMOS管N1的栅极作为DICE SRAM的数据使能端口SIN，NMOS管N1的漏极作为DICE SRAM的数据输入端口DIN；

所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。

5.根据权利要求3所述的一种单粒子加固FPGA的查找表电路，其特征在于：所述DICESRAM包括NMOS管N1、缓存B6、NMOS管N2、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3；单粒子加固静态随机存储单元MEM2与NMOS管N2的漏极连接，单粒子加固静态随机存储单元MEM3与NMOS管N2的栅极连接，NMOS管N2的源极同时与缓存B6的输入端以及NMOS管N1的源极连接，缓存B6的输出端作为DICE SRAM的数据输出端口OUT，NMOS管N1的栅极作为DICE SRAM的数据使能端口SIN，NMOS管N1的漏极作为DICE SRAM的数据输入端口DIN；

所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。