[发明专利]可扩展的2.5D接口架构

说明书

本公开涉及用于接口块的系统和方法。接口块包括沿着接口块分布的输入/输出模块和散置在输入/输出模块内的中间栈。输入/输出模块包括至少一个数据模块和至少一个命令模块。输入/输出模块中的至少一个由毗邻的一对信道共享。输入/输出模块中的每个被配置成经由硅中介或等同物与存储器件对接。中间栈模块经由可编程逻辑电路与输入/输出模块通信。中间栈模块可以包括独立的时钟象限。各时钟象限被配置成在不同相位处操作，其中各相位被对准到相应的核心时钟。

相关申请的交叉引用

本申请要求2014年10月2日提交的同在申请中的、共同受让的美国临时专利申请号62/058,933的优先权，该申请的全部内容通过引用明确地合并于此。

技术领域

该公开总体涉及用于在多个存储器件之间建立通信的系统互连架构的领域。

背景技术

半导体行业正逐步走向2.5D和3D架构以解决硅可扩展性。2.5D配置是指经由相同封装上的硅中介或等同物连接两个或多个硅片。各种硅片典型地经由称作微凸块的小凸块连接。2.5D接口架构是行业中新的但越来越从很多专用集成电路(ASIC)、专用标准产品(ASSP)和现场可编程门阵列(FPGA)的开发者获得动力和支持、尤其是在用于对接至以解决时延和带宽关注为目标的存储器件的应用中。然而，当前的2.5D架构仅能够对接至单一2.5D器件并且不以用于通用2.5D器件的可扩展接口作为目标。

发明内容

该发明涉及可扩展2.5D接口的架构，具体为输入/输出(I/O)缓冲器的分区、横跨允许相同接口块与无数2.5D存储器件通信以及允许其他集成电路器件(例如，ASIC、ASSP和FPGA)经由硅中介或桥与类似2.5D接口通信的整个架构的控制以及功能。

该接口架构使接口的有用性延伸超过只对接至2.5D存储器件。公开包括可以被复制以匹配2.5D接口的宽度、接口I/O缓冲器的分区及其控制的有效分组以允许接口至变化的协议标准的最大灵活性的小型可编程I/O模块的限定。最终得到的架构允许单一个硬件结构简单地通过将其与利用诸如FPGA构造等的可编程逻辑构造实施的合适的软件逻辑配对物联接而与无数存储器件接口。架构的延伸还允许相同的硬件接口缩放以与外部ASIC、ASSP或其他硅片接口以解决很多其他应用领域问题而不必重新制造用于接口架构的硬件。

现有的2.5D接口架构典型地被开发用于经由专有的2.5D接口协议对接至专有的静态随机存取内存(SRAM)芯片。接口架构经由简单I/O接口使双倍数据速率(DDR)信令适应于与由主机驱动的时钟同步。由于由互连传播引入的时延可以降低接口上可得到的采用窗口，所以接口架构的同步DDR信令可能会限制可由架构实现的最大频率。在一些实施例中，同步DDR架构勉强能够实现500MHz操作，而现实操作很可能在甚至更低的频率。此外，接口架构仅可以提供用于对接至专有SRAM内存芯片。接口不可扩展至行业上开发的通信协议，从而将可得到的子代器件的选择锁定为对接至专有选项。

各种2.5D接口架构的分区也可以是刚性的并且不允许用于各种新兴2.5D接口标准的支持的可配置性。例如，四倍数据率宽输入输出(QDR WIO)SRAM是一种电超集但不是高带宽内存(HBM)DRAM的协议子集。现有的行业2.5D接口架构未分区成适应于这些不同的标准，并且不可以允许相同的ASIC/ASSP硅对接至不同的存储器件。

于是，描述了涉及可扩展2.5D接口的架构的系统和方法。在一些方面中，所公开的接口架构包括接口块。输入/输出模块沿着接口块分布。中间栈模块散置在多个输入/输出模块内。输入/输出模块包括至少一个数据模块和至少一个命令模块。多个输入/输出模块中的至少一个由毗邻的一对信道共享。多个输入/输出模块中的每个被配置成经由硅中介、硅桥或等同物中的一个与存储器件对接。输入/输出模块中的每个可以包括48-I/O模块。中间栈模块经由可编程逻辑电路与输入/输出模块通信。