[发明专利]基于FPGA的DFI标准DDR3控制器

权利要求书

1.一种基于FPGA的DFI标准DDR3控制器，其特征在于，其包括AX I接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块，通过周期性读取模块和信号接口模块，辅助DDR3物理层完成动态校准过程，将DFI协议信号转成FPGA物理层信号；

AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块依次电连接；

AXI接口模块用于接收FPGA发送的用户逻辑，并将用户逻辑发送给AXI控制器；还用于接收AXI控制器转发的DDR3的内存数据，并将内存数据发送转发给FPGA；

AXI控制器用于用户逻辑转化为AXI协议形式的数据，并将AXI协议形式的数据发送给周期性读取模块；还用于接收周期性读取模块发送的DDR3的内存数据，将DDR3的内存数据发送给AXI接口模块；

周期性读取模块用于为DDR3物理层的动态校准提供周期性的数据选通数据DQS，包含读请求队列、写请求队列和周期性读状态机，当周期性读取的时刻到达时，周期性读取模块通过判断读请求队列的状态来决定是否发起读请求命令，如果队列为空，则将读请求命令加入读请求队列中，如果队列不为空，则周期性读取模块为空闲状态；

协议控制器用于将AXI协议形式的数据转化为DFI协议形式的数据，并将DFI协议形式的数据转发给信号接口模块；还用于接收信号接口模块发送的DDR3的内存数据，并将DDR3的内存数据发送给周期性读取模块；

信号接口模块将从协议控制器处接收的DFI协议形式的数据转发给D DR3物理层，还用于将从DDR3物理层处接收的内存数据转发给协议控制器。

2.如权利要求1所述的基于FPGA的DFI标准DDR3控制器，其特征在于，所述信号接口模块用于：

向DDR3物理层发送如下信号：

DFI写数据使能信号dfi_wrdata_en；

DFI写数据信号dfi_wrdata；

DDR命令发送的时隙信号mc_cas_slot；

DDR3控制器的命令信号mc_cmd；

DDR3控制器的数据偏移信号mc_data_offset；

DDR3的物理层刷新和短校准期间使能温度检测采样信号tempmon_sample_en。

3.如权利要求2所述的基于FPGA的DFI标准DDR3控制器，其特征在于，所述信号接口模块用于：

还用于接收DDR3物理层发送的如下信号：

校准读数据偏移值信号calib_rd_data_offset；

控制队列满信号phy_mc_ctrl_full；

命令队列满信号phy_mc_cmd_full；

数据队列满信号phy_mc_data_full。

4.如权利要求3所述的基于FPGA的DFI标准DDR3控制器，其特征在于，

周期性读取模块用于当周期性读取的时刻到达时，如果周期性读取模块没有在初始化校准阶段，并且读请求队列为空时，跳转到等待当前读写请求完成的状态，否则周期性读取模块仍为空闲状态；如果当前读写请求完成，则发起读请求命令，并将周期性读取模块置为忙状态，以阻止AXI控制器继续发送数据；当读请求写入读请求队列后，将周期性读取模块恢复空闲状态。