[发明专利]用于管芯上互连的体系结构

说明书

在一种实施方式中，一种装置包括：在半导体管芯上配置的多个岛，所述多个岛中的每一个具有多个核；以及在半导体管芯上配置的多个网络交换机，且每一网络交换机与所述多个岛中的一个相关联，其中每一网络交换机包括多个输出端口，第一组输出端口均经由点对点互连耦合到一个岛的关联的网络交换机，且第二组输出端口均经由点对多点互连耦合到多个岛的关联的网络交换机。描述且要求保护其他实施方式。

技术领域

本公开内容涉及计算系统，且尤其涉及(但不限于)管芯上互连。

背景技术

随着计算技术的进步，在单个半导体管芯上获得更大量的计算容量变得可行。当前，可以获得具有4、8或更多个核的多核处理器。据预测，未来的处理器可以把数百或甚至数千个小计算核集成到单个硅片上。然而，当前的管芯上互连结构不能高效地扩展到如此大量的节点，尤其是不能在提供可接受带宽的同时拥有最小功耗和延迟时间。包括2维网格、环形总线或环形网格拓扑的常规的网络拓扑不能高效地扩展为用于此类预测的处理器，这主要是由于网络中的大量中间跨跳(hop)和缓冲，引起了过多的延迟时间和高昂的功耗。

附图说明

图1A是根据本发明的一种实施方式的处理器或SoC的核的集合或编组的框图。

图1B是根据一种实施方式的多个处理器岛的框图。

图2是根据本发明的一种实施方式的SoC或其他处理器的框图。

图3是根据本发明的一种实施方式的网络交换机的框图。

图4是根据本发明的一种实施方式通过网络交换机路由分组的方法的流程图。

图5是根据本发明的一种实施方式的系统的框图。

图6是可以使用各实施方式的示例系统的框图。

图7是可以使用各实施方式的另一示例系统的框图。

图8是根据一种实施方式的片上系统的框图。

图9是根据本发明的一种实施方式的系统的框图。

具体实施方式

在各种实施方式中，提供了用于利用丰富互连资源的管芯上互连拓扑，这些互连资源由最新水平的半导体工艺技术和金属叠层的分层累积的独特延迟时间/能量/带宽/中继器间距特性提供。以这种方式，根据一种实施方式的互连结构可以以低延迟时间/能量和应用性能可接受的带宽取得数千个节点的网络可扩展性。

各实施方式利用了用于亚微米(sub-micron)半导体加工的先进技术节点的出现。作为示例，安装在半导体管芯的金属叠层提供一组丰富的金属资源(例如，9个或更多个层)。在一种实施方式中，这些金属层中的4个或更多个层可以用于管芯上互连结构。每一金属层具有不同的物理特性，包括但不限于不同的宽度/间距/材料属性。作为示例，不同的层可以具有不同的能量特性(例如，能量/毫米(mm))、延迟时间特性(例如，延时/mm)、带宽特性(线/mm)和最优中继器间距特性。注意，在一些实施方式中，对于较高层的金属，要互连的核或其他计算逻辑的尺寸可以小于最优中继器间距，且因而可以避免对中继器的需要，并且，较高层的金属层中的布线(它们可以比较低层的金属层的那些更大和/或更厚)可以提供较低的延迟时间并在单个时钟周期内跨越/穿过多个核。

根据一种实施方式的互连结构可以使用布线分层结构，其中低/中层包括具有通过点对点互连在邻近核(或核组)的群集之间耦合的足够带宽的线。而较高层的金属层包括在单个时钟周期内通过点对多点互连跨越和连接到多个核组的线。各实施方式提供具有扁平化逻辑交换机分层结构和布线分层结构的分层网络拓扑，它们分层地耦合物理上/逻辑上毗邻和远离的节点。由于各核(节点)的小尺寸，逐个核地把交换机扁平化是不可行的，并且改为可以在核编组上把该拓扑扁平化。