[发明专利]一种基于嵌入式芯片的SerDes误码率检测方法及系统

说明书

技术领域

本发明涉及芯片测试技术领域，特别是涉及一种基于嵌入式芯片的SerDes误码率检测方法及系统。

背景技术

SerDes(串化器/解串器)接口以下简称SerDes，常用于芯片至芯片和电路板至电路板之间的高速数据传输。芯片至芯片和电路板至电路板之间的数据传输性能主要体现在SerDes工作的性能上，也就是SerDes与SerDes之间数据通讯的能力，这个数值越高说明芯片性能越好，对SerDes设计技术要求也越高，在芯片形成产品之前不仅仅要测试芯片的功能、性能，还有一项关键任务就是芯片上的SerDes的误码率检测，当数据传输出错时，就有误码率产生，当传输出错超过一定的预期范围就无法容忍芯片的使用。这一关键测试技术决定整个芯片的使用生命。

随着SOC(SOC，SystemonChip，片上系统)性能在逐渐提升，对系统的带宽要求更高，并行接口已经被高速串行链接、或SerDes所取代。嵌入式芯片采用了SerDes技术的高速串行接口来取代传统的并行总线架构。基于SerDes的设计增加了系统带宽和性能，减少了信号数量，减少了嵌入式芯片引脚，同时带来了诸如减少板级布线冲突、降低开关噪声、更低的功耗和封装成本等许多好处。

而SerDes技术的主要缺点是需要非常精确、超低抖动的元件来提供用于控制高速率数据串行信号所需的参考时钟，这一技术不足是造成是误码率的根本原因，如何判断SSD主控芯片是否具有高可靠性，稳定性，低误码率的数据传输特性，完全靠SerDes信号传输的完整性，低误码率等特性。一般SerDes传输速率在10Gbps以上，这种高速传输数据很容易造成数据传输丢失或者出错，导致嵌入式芯片的SerDes误码率非常高，为了更高质量的嵌入式芯片，在设计技术上要求非常高，同时在测试时要求同样非常精准，在测试SerDes误码率也是嵌入式芯片设计中一个难题。

传统的测试技术通过测试FPGA或者误码率检测仪器与SOC评估芯片互连通讯，由FPGA或者误码率检测仪器发送一系列数据加载到SOC评估芯片上，通过一个来回再在SerDes接口接收数据，用发送数据和接收数据对比来判断，从而得出误码率。这种技术对FPGA元器件布线、FPGA设计要求很高，给测试带来困难；同时在购买FPGA或者误码率检测仪器带来测试上的巨大成本和拉长测试周期。

由此可见，如何降低基于嵌入式芯片的SerDes误码率检测的成本是本领域技术人员亟待解决的问题。

发明内容

本发明的目的是提供一种基于嵌入式芯片的SerDes误码率检测方法，用于降低基于嵌入式芯片的SerDes误码率检测的成本。此外，本发明的目的还提供与上述方法对应的系统。

为解决上述技术问题，本发明提供一种基于嵌入式芯片的SerDes误码率检测方法，将待测试嵌入式芯片的发送信号接口和接收信号接口连接；将所述待测试嵌入式芯片的JTAG调试接口与测试终端连接；该方法包括：

向所述待测试嵌入式芯片的JTAG控制器发送控制信号；

根据所述控制信号向测试信号单元发送写命令；

根据所述写命令产生测试数据和对比数据；

将所述对比数据与所述测试数据进行比较；

存储所述测试数据与所述对比数据的比较结果；

通过所述比较结果计算所述嵌入式芯片的SerDes误码率；

其中，通过所述发送信号接口和所述接收信号接口将所述测试数据返回以与所述对比数据进行比较。

优选地，所述通过所述发送信号接口和所述接收信号接口将所述测试数据返回以与所述对比数据进行比较具体包括：

将所述测试数据传输至所述待测试嵌入式芯片的发送信号接口；

将所述待测试嵌入式芯片的接收信号接口的所述测试数据发送至所述测试信号单元。

优选地，所述根据所述控制信号向测试信号单元发送写命令并根据所述写命令产生测试数据具体包括：

配置发送方的测试时间；

产生发送方的启动测试命令；

产生测试数据。

优选地，所述根据所述控制信号产生对比数据具体包括：

配置接收方的测试时间；

产生接收方的启动测试命令；

产生对比数据。

优选地，在所述存储所述测试数据与所述对比数据的比较结果之后还包括：读取所述比较结果；

其中，通过处理器将所述对比数据与所述测试数据进行比较以得到所述比较结果。