[发明专利]一种消除比较器延迟和失配的振荡电路

说明书

本发明公开了一种消除比较器延迟和失配的振荡电路，该振荡电路包括一个恒流电流源I、开关K、开关KB、双电容振荡模块、第一比较模块、第二比较模块以及一个逻辑模块LOGIC；第一比较模块和第二比较模块的输出端与逻辑模块LOGIC相连；双电容振荡模块包括两组并联接且结构相同的方波产生单元，每个方波产生单元增加一个电容、些许开关、电压控制单元以及一些逻辑模块等，并且，配合考虑电容初始状态的复位、电压控制单元的实现方法、电压控制的性能要求和各种开关中的电荷注入等因素，可以显著改善对比较模块的延迟及失配，即得到频率更加稳定和准确的时钟信号CLK幅度和时钟信号CLK信号频率。

技术领域

本发明涉及集成电路领域，尤其涉及一种模拟电路设计中的振荡电路，更具体地说，涉及一种消除比较器延迟和失配的振荡电路。

背景技术

能够产生振荡电流的电路叫做振荡电路，其在电子科学技术领域中得到广泛地应用，如通信系统中发射机的载波振荡器、接收机中的本机振荡器、医疗仪器以及测量仪器中的信号源等。振荡器的种类很多，按信号的波形来分，可分为正弦波振荡器和非正弦波振荡器。正弦波振荡器产生的波形非常接近于正弦波或余弦波，且振荡频率比较稳定；非正弦波振荡器产生的波形是非正弦的脉冲波形，如方波、矩形波、锯齿波等。

请参阅图1，图1所示为现有技术中常用的双电容振荡电路结构示意图。如图所示，该环形振荡电路通常包括4个开关(两个K开关和两个KB开关)、两个电容C1和C2、两个比较电路COMP以及一个逻辑单元LOGIC。其中，开关K和开关KB是两个相反的信号，它们使4个开关分成两组，两个K开关为一组，两个KB开关为另外一组；一组闭合时另一组一定断开，即当两个K开关打开时，两个KB开关一定断开，反之，当两个KB开关打开时，两个K开关一定断开。

假设两个K开关打开时，则恒流电流源I向电容C1充电，电容C1的上极板电压V1上升，当电压V1大于VREF时，两个比较器COMP的输出翻转，逻辑单元LOGIC中K和KB信号改变，CLK信号产生一个上升(或下降)沿，电压V1通过开关放电到地，同时电流源I开始对电容C2充电，如此循环，便产生时钟信号CLK。

请参阅图2，图2为现有技术中双电容振荡电路结构所产生的电压V1、V2和时钟信号CLK的波形示意图。如图所示，当电压V1或电压V2在到达VREF后仍然上升一段时间，这是由于比较器COMP的延迟和/或输入端失配等原因造成的。

具体地，对于普通的比较器COMP而言，由于延迟和失配产生的V-VREF大约是0.12V，如果VREF＝1.2V，那么：

1)、频率的绝对值会有±10％的偏差。

2)、不同Corner中V-VREF会有±50％的差距，于是会引入±5％频率的变化。

本领域技术人员清楚，如果电压V1或电压V2在到达VREF后仍然上升一段时间，这会使输出时钟信号CLK的频率降低。同时，这一段延时时间无法预测，其受到温度和工艺等因素的影响，使得时钟信号CLK的输出频率变化较大，这就是造成非正弦振荡器的频率往往稳定度不高的原因。

因此，确定是器件模型的误差还是后段互连寄生电阻电容提取的误差，是减小电路仿真误差的关键，也是业界急需解决的问题。

发明内容

本发明的主要目的在于克服现有技术的缺陷，提供一种消除比较器延迟和失配的振荡电路，其通过消除比较器延迟和失配带来的影响，使得到频率更加稳定和准确的时钟信号CLK幅度和时钟信号CLK信号频率。

为达成上述目的，本发明的技术方案如下：