[发明专利]具有低时钟功率的触发器

权利要求书

1.一种触发器，包括：

三态反相器，包括输出端子，并且被配置成基于触发器输入和时钟输入在所述输出端子处提供输出；

主锁存器，包括输入端子和输出端子，该主锁存器的输入端子耦合到该三态反相器的输出端子，并且该主锁存器的输出端子被配置成提供该主锁存器的输出；

从锁存器，耦合到该主锁存器，并且包括：

从半三态反相器，被配置成基于所述时钟输入和该主锁存器的输出，在从路径上生成该从锁存器的输出，该从半三态反相器包括：

耦合到该主锁存器的输出端子的输入端子，

控制输入端子，适于接收第一反相输出，该第一反相输出是该三态反相器的输出的反相，该第一反相输出配置成激活该从半三态反相器，和

配置成生成该从锁存器的输出的输出端子；

第一从反相器，耦合到该从路径并且被配置成从该从半三态反相器接收该从锁存器的输出，该第一从反相器被配置成生成反馈信号；以及

从三态反相器，耦合在该第一从反相器以及该从半三态反相器的输出端子之间，并且该从三态反相器被配置成从该第一从反相器接收该反馈信号，和该主锁存器的输出，该主锁存器的输出是被配置成激活该从三态反相器的控制信号；以及

输出反相器，耦合到该从锁存器的输出并且被配置成用于生成触发器输出。

2.如权利要求1所述的触发器，该触发器至少是正边沿触发的触发器和负边沿触发的触发器中的一个。

3.如权利要求2所述的触发器，其中，该主锁存器的输出端子耦合到该三态反相器以使用该控制信号激活该三态反相器，当该时钟输入在该正边沿触发的触发器中处于逻辑‘0’时，该控制信号激活该三态反相器，使得该三态反相器的输出是该触发器输入的反相。

4.如权利要求2所述的触发器，其中，该主锁存器的输出端子耦合到该三态反相器以使用该控制信号激活该三态反相器，当该时钟输入在该负边沿触发的触发器中处于逻辑‘1’时，该控制信号激活该三态反相器，使得该三态反相器的输出是该触发器输入的反相。

5.如权利要求1所述的触发器，其中，该三态反相器包括：

第一PMOS晶体管和第一NMOS晶体管，该第一PMOS晶体管的栅极端子和该第一NMOS晶体管的栅极端子被配置成用于接收该触发器输入；

第二PMOS晶体管，耦合到该第一PMOS晶体管的漏极端子；以及

第二NMOS晶体管，耦合到该第一NMOS晶体管的漏极端子，其中该第二PMOS晶体管的漏极端子耦合到该第二NMOS晶体管的漏极端子以便生成该三态反相器的输出。

6.如权利要求5所述的触发器，其中，当该触发器是正边沿触发的触发器时，该第二PMOS晶体管的栅极端子被配置成用于接收该时钟输入并且该第二NMOS晶体管的栅极端子被配置成用于接收该控制信号。

7.如权利要求5所述的触发器，其中，当该触发器是负边沿触发的触发器时，该第二PMOS晶体管的该栅极端子被配置成用于接收该控制信号并且该第二NMOS晶体管的该栅极端子被配置成用于接收该时钟输入。

8.如权利要求1所述的触发器，其中，该主锁存器包括：

反相逻辑门，被配置成用于接收该时钟输入以及该三态反相器的输出并且被配置成用于在该主锁存器的输出端子处生成该控制信号；

主反相器，被配置成用于接收该三态反相器的输出并且被配置成用于生成该第一反相输出；以及

主半三态反相器，被配置成用于接收该控制信号、该时钟输入和该第一反相输出，其中该第一反相输出被配置成用于激活该主半三态反相器。

9.如权利要求8所述的触发器，其中，当该触发器是正边沿触发的触发器时，该反相逻辑门是与非门，而当该触发器是负边沿触发的触发器时，该反相逻辑门是或非门。