[发明专利]一种芯片及其替换对比装置

说明书

技术领域

本发明涉及芯片技术领域，特别是涉及一种芯片的替换对比装置和一种芯片。

背景技术

在NANDFLASH芯片(NANDFLASH芯片是FLASH芯片的一种，NANDFLASH芯片内部采用非线性宏单元模式)制造过程中存储单元可能会有坏点出现，出现坏点的存储单元不能用来存储数据，芯片内部会把出现坏点的存储单元地址在测试阶段写入芯片内部。在对芯片进行读写操作的时候，会把需要读写的地址与记录的出现坏点的存储单元地址进行对比。如果对比后匹配上，用芯片内部其它的存储单元来替换出现坏点的存储单元；如果对比没有匹配上，则正常操作。在读写完成后，会对上一次的对比结果进行复位，以为下一次的读写做准备。

但是，由于相关技术中，芯片的替换对比电路连接的对比模块比较多，导致总的寄生电容比较大，因此，影响了替换对比电路的对比时间和复位时间，芯片的读写速度较低。

发明内容

鉴于上述问题，本发明实施例提供了克服上述问题的一种芯片的替换对比装置和相应的一种芯片。

为了解决上述问题，本发明实施例公开了一种芯片的替换对比装置，包括：M个替换对比电路，每个所述替换对比电路具有N个对比模块，每个所述替换对比电路分别与芯片的对比复位信号电路、芯片的输入地址输出端、芯片的N个替换单元和芯片的主存储器相连，所述N个替换单元与所述N个对比模块一一对应相连，其中，M为大于1的整数，N为大于0的整数。

优选地，每个所述替换对比电路包括：第一开关模块，所述第一开关模块的第一端与预设电源相连，所述第一开关模块的控制端与所述对比复位信号电路相连；第二开关模块，所述第二开关模块的第一端与所述第一开关模块的第二端相连，所述第二开关模块的控制端与所述对比复位信号电路相连；第三开关模块，所述第三开关模块的第一端接地，所述第三开关模块的第二端与所述第二开关模块的第二端相连，所述第三开关模块的控制端与所述对比复位信号电路相连；所述N个对比模块，每个所述对比模块包括寄生电容，每个所述对比模块的第一端与所述输入地址输出端相连，每个所述对比模块的第二端分别与所述第二开关模块的第一端和对应的所述替换单元相连，每个所述对比模块的第三端与所述第二开关模块的第二端相连，当所述对比复位信号电路输出的对比复位信号无效时，所述第一开关模块、所述第二开关模块闭合且所述第三开关模块断开，所述预设电源对N个所述寄生电容充电；锁存器，所述锁存器分别与所述第二开关模块的第一端和所述主存储器相连。

优选地，当所述对比复位信号有效时，所述第一开关模块、所述第二开关模块断开且所述第三开关模块闭合。

优选地，所述第一开关模块和所述第二开关模块为PMOS管，所述第三开关模块为NMOS管。

优选地，当所述对比复位信号为低电平时，所述对比复位信号无效；当所述对比复位信号为高电平时，所述对比复位信号有效。

优选地，当所述对比复位信号为高电平时，所述对比复位信号无效；当所述对比复位信号为低电平时，所述对比复位信号有效。

优选地，芯片的替换对比装置还包括：反相器，所述反相器分别与所述对比复位信号电路、所述第一开关模块的控制端、所述第二开关模块的控制端和所述第三开关模块的控制端相连，所述反相器用于对所述对比复位信号进行反向。

为了解决上述问题，本发明实施例还公开了一种芯片，包括：对比复位信号电路、输入地址输出端、M×N个替换单元、主存储器和所述的芯片的替换对比装置，其中，所述芯片的替换对比装置分别与所述对比复位信号电路、所述输入地址输出端、所述M×N个替换单元和所述主存储器相连。

本发明实施例包括以下优点：

通过设置芯片的替换对比装置包括M个替换对比电路，并设置每个替换对比电路具有N个对比模块，每个替换对比电路分别与芯片的对比复位信号电路、芯片的输入地址输出端、芯片的N个替换单元和芯片的主存储器相连，N个替换单元与N个对比模块一一对应相连，从而实现减小每个替换对比电路上的负载(寄生电容)，实现加快替换对比电路的对比速度和复位速度，进而提高芯片的读写速度。

附图说明

图1是本发明的一种芯片的替换对比装置实施例的结构框图；

图2是本发明的一种芯片的替换对比装置实施例的结构示意图；

图3是本发明的一种芯片实施例的结构框图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。