[发明专利]一种改进型时钟同步镜像延迟电路

说明书

技术领域

本发明涉及集成电路领域，尤其涉及一种应用于高性能大规模数字电路或片上系统的改进型时钟同步镜像延迟电路。

背景技术

当前超大规模集成电路（VLSI）中，同步系统占据了统治地位。在此系统中，数十万乃至更多的时序器件（寄存器和锁存器）利用统一的信号即时钟（Clock）作为时间参考系统。时钟信号为周期性的无差别信号，其关键参数为周期T，频率f，上升时间Tr，下降时间Tf，以及占空比θ。非理想时钟在每个时钟周期的到达时刻都有一个微小偏差，称之为抖动（jitter，J）。时钟通常来自于锁相环等时钟源，一般而言，抖动受时钟源本身以及工作环境温度、电压的变化影响，不能完全消除。

将时钟信号精确地分布到数目庞大的寄存器、锁存器的相应端口上属于巨大的技术挑战。由于驱动能力以及结构本身受限，时钟源的输出时钟需要通过时钟分布网络进行分发。由于芯片上寄存器距离时钟源的物理位置差异以及驱动结构的不同，在同一时刻，不同寄存器的时钟沿到达时间有一定的差异，称为时钟偏斜（skew，S）。时钟偏斜属于是空间性的时序偏差，可以通过调整时钟分布链路上的时钟驱动器（buffer）的延迟进行控制。

时钟分布网络通常采用分而治之的策略，将全芯片分割成若干个局部时钟网络（Local Clock Distribution Network，Local CDN）和一个全局时钟网络（Global Clock Distribution Network, Global CDN）。局部时钟网络的特点为负载很高，时钟信号具有一定程度的局部性，其偏斜要求控制在一定范围内，较全局时钟分布要求较低。局部时钟网络通常采用金属网格（Mesh）或者平衡时钟树的形式。

全局时钟网络负责将时钟源即时钟树根节点（Root Node）无差别分布到局部时钟网络叶节点（Leaf Node）的入口，由于各部分的时钟信号关联性不强，因此时钟偏斜Skew为一个强指标，同时时钟从时钟源出发并到达叶节点的绝对延迟时间Delay也是衡量时钟信号的一个关键指标。

全局时钟网络通常为依次发散的对称结构，通过时钟驱动器的多层放置、尺寸优化和路径平衡以及时钟传播路径本身的RC延迟平衡，来构建H或者X类型的时钟树（H-tree，X-tree）。时钟驱动器相对于普通反向器或者缓冲器的特点在于尺寸为过度驱动设计，同时不改变时钟的占空比。平衡对称结构可以达到很高的技术指标，但同时也带来的问题如下：

1.工具综合出的时钟树中的驱动器的尺寸和数量过度保守。

2.大量冗余时钟驱动器用来平衡不同时钟传播路径的延迟。

3.级数过多，结构复杂。

4.时钟驱动器的尺寸往往受限于标准单元库和布局布线的要求，8X以上的超大尺寸并不多。

5.大规模时钟驱动器网络的功耗最高可以占整个芯片动态功耗的40%以上。

6.大规模时钟驱动器上的时钟信号同步跳变造成供电网络波纹。

为解决此问题，在时钟树的根节点与叶节点之间引入了同步电路，最大的改进在于把时钟驱动器从平衡路径延迟中解放出来，只做负载驱动。目前主流应用有若干种时钟同步电路，模拟锁相环（PLL），数字延迟锁相环（DLL）以及同步镜像延迟线（SMD）。这些电路用途不同，各有利弊。同步镜像延迟线（SMD）结构相对简单，同时只需两个时钟周期既可完成时钟信号的同步，在存储器等领域应用广泛。同时，SMD为纯数字结构，对于工艺和温度的变化相对敏感度不高，有助于时钟同步电路的稳定性和鲁棒性。同步镜像延迟线应用在大规模数字电路中需要克服两个缺点，首先，要能够适应外部时钟驱动器在一个不固定的范围内变动；其次，受限于测量-补偿方法中测量单元的结构，精度以及可调工作范围相对较差。

发明内容

为了克服现有同步镜像延迟线存在的不足，本发明提供了一种高精度、低功耗、结构简单、适用于大规模数字集成电路的同步镜像延迟电路，兼容于现有主流集成电路数字后端流程和时钟树综合方法学，并可以在降低芯片总体功耗和面积的基础上，提供高质量的时钟信号。

为解决上述技术问题，本发明的技术方案如下：

一种改进型时钟同步镜像延迟电路，该电路位于时钟树根节点，接受可变占空比时钟信号输入，并将输出时钟信号送入时钟驱动器链路，到达时钟树叶节点，所述电路包括输入缓冲器IB，交错测量-补偿单元、反馈缓冲器FB；