[发明专利]一种速率可配式FPGA片间通信的连接方法及系统有效
申请号: | 201510649119.6 | 申请日: | 2015-10-09 |
公开(公告)号: | CN105354160B | 公开(公告)日: | 2018-07-03 |
发明(设计)人: | 王鹏;吴涛;高鹏 | 申请(专利权)人: | 中国科学院上海高等研究院;上海市信息技术研究中心 |
主分类号: | G06F13/40 | 分类号: | G06F13/40 |
代理公司: | 上海光华专利事务所(普通合伙) 31219 | 代理人: | 庞红芳 |
地址: | 201210 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 速率模式 写寄存器 高低速 间通信 兼容 设计验证周期 数据传输模式 通道连接状态 彼此独立 测试环境 传输性能 互不干扰 开关控制 连接状态 设计验证 收发数据 输入指令 数据传输 数据链路 收发器 对板 配置 匹配 验证 节约 外部 | ||
本发明提供一种速率可配式FPGA片间通信的连接方法及系统,所述方法包括:通过分别配置在两个FPGA芯片内的吉比特收发器将所述两个FPGA芯片连接;每一个所述FPGA芯片均配置连接状态写寄存器和通道速率写寄存器,分别用于根据接收到的外部输入指令控制各自FPGA芯片内的通道连接状态和通道速率,同时控制通过与各自FPGA芯片对外收发数据的数据传输速率进行匹配,最终实现对板间数据链路的开关控制。本发明兼容高低速的数据传输模式,且不同速率模式彼此独立,互不干扰,该兼容高低速的设计验证方式可同时搭建多个测试环境进行验证,不会因为速率模式的改变而对传输性能构成影响,同时有效缩短了设计验证周期,节约了成本。
技术领域
本发明涉及FPGA技术领域,特别是涉及FPGA通信技术领域,具体为一种速率可配式FPGA片间通信的连接方法及系统。
背景技术
随着大规模集成电路的发展,数据的传输速率也在不断提高,以传统PCI总线技术为代表的并行I/O接口已无法满足网络和用户终端对高速I/O接口通信带宽的需求,高速串行通信技术成为主流。
以Serdes为代表的串行通信技术减少了所需信道和器件的引脚数量,单通道通信能力可达28Gbps,该技术对芯片设计过程中的板级验证方案提出了更高的要求。一种验证方案为将两块芯片的高速数据接口对接,进行板间的高速数据对通测试,来验证芯片设计中高速串行信号的通信能力。以Xilinx公司Vertex-7FPGA为例,其芯片高速串行收发器接口(GTX)的线速率范围为0.5Gbps-10.3Gbps,可作为高速I/O接口在验证中使用,该方法可对芯片设计的物理编码子层(PCS)和物理介质接入层(PMA)部分的设计进行数据流通断和多种环回验证。
芯片的设计过程中要经过多次修改,流片也要耗费高昂的成本。为了提高设计效率,相应的验证工作要做到尽可能地细致全面。一般的,需要对设计中存在的高速与低速部分分别验证,如果将不同的测试模型集成到一个环境里,可以有效缩短验证周期和设计成本。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种速率可配式FPGA片间通信的连接方法及系统,用于解决现有技术中FPGA测试验证时周期长、验证效率低的问题。
为实现上述目的及其他相关目的,本发明提供一种速率可配式FPGA片间通信的连接系统,所述速率可配式FPGA片间通信的连接系统包括:第一FPGA芯片,所述第一FPGA芯片内配置有:第一连接控制模块,用于根据接收到的外部输入指令控制所述第一FPGA芯片内的通道连接状态和通道速率;第一吉比特收发器,与所述第一连接控制模块相连,用于提供所述第一FPGA芯片对外收发数据的数据传输接口;第一应用功能模块,分别与所述第一连接控制模块和所述第一吉比特收发器相连,用于向所述第一吉比特收发器收发数据并将所述第一FPGA芯片对外收发数据的数据传输速率与所述第一FPGA芯片内的通道速率进行速率匹配;第二FPGA芯片,所述第二FPGA芯片内配置有:第二连接控制模块,用于控制所述第二FPGA芯片内的通道连接状态和通道速率;第二吉比特收发器,分别与所述第一FPGA芯片中的第一吉比特收发器和所述第二连接控制模块相连,用于提供所述第二FPGA芯片对外收发数据的数据传输接口;第二应用功能模块,分别与所述第二连接控制模块和所述第二吉比特收发器相连,用于向所述第二吉比特收发器收发数据并将所述第二FPGA芯片对外收发数据的数据传输速率与所述第二FPGA芯片内的通道速率进行速率匹配。
优选地,所述第一连接控制模块和所述第二连接控制模块均包括:连接状态写寄存器,分别用于控制各自所对应的FPGA芯片内的通道连接状态;通道速率写寄存器,与所述连接状态写寄存器相连,用于根据通道连接状态控制通道速率。
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