[发明专利]移位寄存器单元及其操作方法、移位寄存器

说明书

公开了一种移位寄存器单元及其操作方法、以及包括该移位寄存器单元的移位寄存器。该移位寄存器单元包括：输入模块，被配置为将所接收的输入信号传递到上拉节点；输出模块，被配置来在所述上拉节点处的上拉信号处于有效上拉电平时将所述第一控制信号端的第一控制信号输出到所述输出端；耦合模块，其第一端与第二控制信号端连接，其第二端与所述上拉节点连接，该耦合模块被配置来通过电压耦合方式根据所述第二控制信号端的第二控制信号来控制所述上拉节点处的上拉信号。通过在输出端复位时进一步拉高上拉节点处的电压，可以提高输出端复位的速度。

技术领域

本发明涉及显示领域，并且更具体地涉及一种移位寄存器单元及其操作方法、以及包括该移位寄存器单元的移位寄存器。

背景技术

目前，在移位寄存器单元的电路结构中，利用专门的输出复位晶体管和节点复位晶体管将移位寄存器单元的输出端与上拉节点同时复位。如图1所示，移位寄存器单元的输出复位晶体管T4和节点复位晶体管T2的栅极与复位输入端连接，并且在从复位输入端输出的复位信号的控制下分别将输出端和上拉节点复位。为了降低移位寄存器单元的复位时间，需要增大输出复位晶体管T4的面积，使得输出复位晶体管T4的开启电压较小。然而，增大复位晶体管T4的面积显然不利于显示装置分辨率的提高以及显示装置边框的缩窄。

已经提出了一种将移位寄存器单元的输出端和上拉节点分时复位的方案。如图3所示，与图1相比，不再包括输出复位晶体管T4，复位晶体管T2的栅极接收复位信号，在时钟信号CLK从高电平切换到低电平时，上拉节点处于高电平，输出晶体管T3保持导通并将输出端复位至时钟信号CLK的低电平。尽管在图3中省略了输出复位晶体管T4，然而随着显示器分辨率的进一步提高以及窄边框要求的进一步提升，图3所示的移位寄存器单元仍然无法满足产品需求。

因此，需要提出一种不仅能够减小移位寄存器单元的面积而且还能够降低移位寄存器单元的输出端的复位时间的移位寄存器单元。

发明内容

为了解决上述技术问题，提出了一种移位寄存器单元及其操作方法、以及包括该移位寄存器单元的移位寄存器，其可以在不增加移位寄存器单元的面积的情况下减少移位寄存器单元的复位时间。

根据本发明一方面，提供了一种移位寄存器单元，包括：输入模块，其第一端与该移位寄存器单元的输入端连接用于从该输入端接收输入信号，其第二端与上拉节点连接，该输入模块被配置为将所接收的输入信号传递到上拉节点；输出模块，其第一端与所述上拉节点连接，其第二端与第一控制信号端连接，其第三端与该移位寄存器单元的输出端连接，该输出模块被配置来在所述上拉节点处的上拉信号处于有效上拉电平时将所述第一控制信号端的第一控制信号输出到所述输出端；耦合模块，其第一端与第二控制信号端连接，其第二端与所述上拉节点连接，该耦合模块被配置来通过电压耦合方式根据所述第二控制信号端的第二控制信号来控制所述上拉节点处的上拉信号。

根据本发明实施例，所述耦合模块包括：第一电容，其第一端与所述第二控制信号端连接，并且其第二端与所述上拉节点连接。

根据本发明实施例，所述耦合模块包括：耦合晶体管，其栅极与所述第二控制信号端连接，其第一极与所述第三控制信号端连接；以及第一电容，其第一端与所述耦合晶体管的第二极连接，其第二端与所述上拉节点连接。

根据本发明另一方面，还提供了如上所述的移位寄存器单元的操作方法，包括：在所述输出模块的输出端的输出信号处于高电平的情况下，所述耦合模块根据所述第二控制信号端的第二控制信号通过电压耦合方式将所述上拉节点处的上拉信号从第一上拉电压抬升至第二上拉电压；以及在所述第一控制信号端的第一控制信号从高电平跳变至低电平时，所述上拉节点处的第二上拉电压的上拉信号使得所述输出模块将所述输出端下拉至所述第一控制信号的低电平，其中，在所述上拉节点处的上拉信号处于第一上拉电压和第二上拉电压时所述输出模块均将所述第一控制信号输出至所述输出端。