[发明专利]一种基于FPGA的解密硬件平台

说明书

本发明公开的一种基于FPGA的解密硬件平台，其特征在于：包括转发逻辑FPGA模块，分别与转发逻辑FPGA模块的相连的N个相互独立的FPGA解密子模块、ARM管理子模块，以及为转发逻辑FPGA模块、N个相互独立的FPGA解密子模块、ARM管理子模块供电的电源管理模块，所述的N个相互独立的FPGA解密子模块分别与ARM管理子模块相连，N≥2。本发明的解密硬件平台，满足不同的文档破解，解决现有解密设备功能单一，通用性能差的问题。FPGA满足高速数据传输、接口和高频率的数据运算，可解决高速数据传输和高速数据运输的问题，外挂高速大容量的DDR3，解决了彩虹表的存储难题。

技术领域

本发明涉及信息安全技术领域，特别涉及一种基于FPGA的解密硬件平台。

背景技术

在信息安全领域，破解大量加密的文档文件是信息服务的一项重要内容，尤其对于国防、公安、企业等有着极其重要的意义。现在文件破解一般使用PC机进行，破解时效性差，破解耗费大量时间。而且目前市面上还没有出现通用的硬件破解平台，破解不同的文档文件产品。

经对现有技术的专利检索发现，专利号201110099441的基于fpga实现的超高吞吐量md5暴力破解装置”提供了一种基于FPGA硬件暴力破解MD5算法的设计方法，该专利缺陷在于：暴力破解耗时，破解性能不如彩虹表技术破解。而且该专利的MD5核心运算模块的时钟只有50MHz，时钟频率太低。

专利号200510025068的“文件口令的破解方法”提出基于PC机的穷举法破解方案，没有涉及彩虹表破解，设计缺陷破解太耗时间。

专利号201310326225的“哈希值密码的恢复方法和装置”提出基于PC机的彩虹表的破解方案设计，该专利设计缺陷在于：PC机要生成彩虹表，完成彩虹表的生成后进行破解，破解时长又增加了生成彩虹表的时间，明显耗时太长。

Hardware-implemented MD5function提出了基于FPGA的设计方法，该方法的缺点在于不涉及彩虹表的破解，而且破解功能单一，硬件平台的通用性能差，对于其他文档的破解束手无策。

Efficient Implementation of Hash Algorithm on a Processor提出基于ARM处理器实现MD5算法的方案，其缺陷在于：ARM处理器速度和效率不如FPGA，而且该方案也不涉及彩虹表的破解，破解功能单一，硬件平台的通用性能差。

综上所述，现有技术中并未涉及基于FPGA技术的彩虹表破解，而且解密设备的功能单一，因此如何提高破解效率，如何设计通用的硬件平台，破解不同的文件文档，如何提高接口带宽、核心模块的吞吐能力以及提高彩虹表的存储容量，则是现有技术中有待解决的问题。

发明内容

本发明的目的在于克服现有技术的缺点与不足，提供一种基于FPGA的解密硬件平台。

本发明的目的通过以下的技术方案实现：

一种基于FPGA的解密硬件平台，包括转发逻辑FPGA模块，分别与转发逻辑FPGA模块的相连的N个相互独立的FPGA解密子模块、ARM管理子模块，以及为转发逻辑FPGA模块、N个相互独立的FPGA解密子模块、ARM管理子模块供电的电源管理模块，所述的N个相互独立的FPGA解密子模块分别与ARM管理子模块相连，N≥2；其中

转发逻辑FPGA模块，负责数据的下发和上传，与N个相互独立的FPGA解密子模块、ARM子模块通信；与ARM管理子模块通过UPP接口实现通信，完成PC的命令下发和数据上传，通过ARM管理子模块的UART接口进行串口调试；

N个相互独立的FPGA解密子模块，通过彩虹表算法破解，实现不同文档特定算法的破解；