[发明专利]半导体器件及其制造方法

说明书

本发明提供了半导体器件及其制造方法，该半导体器件包括基板，该基板具有逻辑器件区域和邻近逻辑器件区域的输入/输出(I/O)器件区域，该逻辑器件区域上包括逻辑器件，该I/O器件区域上包括I/O器件。在逻辑器件区域上的第一鳍型场效应晶体管(FinFET)包括从基板突出的第一半导体鳍以及三栅结构，该三栅结构具有第一栅介电层和在第一栅介电层上的第一栅电极。在I/O器件区域上的第二FinFET包括从基板突出的第二半导体鳍以及双栅结构，该双栅结构具有第二栅介电层和在第二栅介电层上的第二栅电极。第一和第二栅介电层具有不同的厚度。相关的器件和制造方法也被讨论。

技术领域

本发明构思涉及半导体器件，更具体地，涉及包括场效应晶体管(FET)的半导体器件及其制造方法，该场效应晶体管具有鳍结构。

背景技术

半导体器件的尺寸被减小以便形成大容量、高性能和高集成的器件。例如，为了增大每单位面积的半导体器件的集成度，通过减小半导体器件的尺寸并减小半导体器件之间的间隔，可以增加半导体器件的密度。然而，当半导体器件具有二维(2D)平面结构时，随着半导体器件的尺寸减小，水平沟道的长度可以减小，并由此会发生短沟道效应。为了减小或防止这样的短沟道效应，可以使用具有竖直鳍结构的FinFET。由于FinFET的结构特性，FinFET可通过确保有效沟道长度来减小或防止短沟道效应，并可通过增大栅宽度来增大操作电流的水平。

发明内容

本发明构思提供一种半导体器件以及制造该半导体器件的方法，该半导体器件包括具有不同栅结构的鳍型场效应晶体管(FinFET)，其可以提高包括具有不同尺寸的FinFET的逻辑器件的性能，可根据鳍缩小尺寸(fin scaling)提高逻辑器件的性能，可提高输入/输出(I/O)器件的可靠性，并可以减小或防止漏电流。

根据一些实施方式，半导体器件包括基板，该基板包括在其上具有逻辑器件的逻辑器件区域和邻近该逻辑器件区域的在其上具有输入/输出(I/O)器件的I/O器件区域。在逻辑器件区域上的第一鳍型场效应晶体管(FinFET)包括从基板突出的第一半导体鳍以及三栅结构，该三栅结构包括第一栅介电层和在该第一栅介电层上的第一栅电极。在I/O器件区域上的第二FinFET包括从基板突出的第二半导体鳍以及双栅结构，该双栅结构包括第二栅介电层和在第二栅介电层上的第二栅电极。第一和第二栅介电层具有不同的厚度。

在一些实施方式中，第二栅介电层在第二半导体鳍的顶部处的厚度可以足以防止在第二FinFET操作期间在第二半导体鳍的顶部处形成沟道区，第一栅介电层在第一半导体鳍的顶部处的厚度可以足以允许在第一FinFET操作期间在第一半导体鳍的顶部处形成沟道区。

在一些实施方式中，第二栅介电层可包括在第二半导体鳍的顶部上的盖绝缘膜以及在盖绝缘膜上并沿着第二半导体鳍的相对侧壁延伸的具有均匀厚度的外部电介质膜。外部电介质膜可具有与第一栅介电层相同的厚度。

在一些实施方式中，盖绝缘膜和/或外部电介质膜可以是蚀刻停止膜。

在一些实施方式中，第二半导体鳍的顶部可以没有第二栅电极，第二栅介电层的与第二半导体鳍的顶部相对的表面可以与第二栅电极的表面共面。

在一些实施方式中，第一和第二栅电极可以是同一导电层的电分离部分。

在一些实施方式中，第一和第二栅电极可具有在各自的鳍的侧壁和顶表面上基本上均匀的厚度。

在一些实施方式中，第一半导体鳍相对于基板表面的高度可以大于或等于第二半导体鳍相对于基板表面的高度，和/或第二半导体鳍的宽度可以大于或等于第一半导体鳍的宽度。

在一些实施方式中，第三FinFET可以提供在逻辑器件区域上。第三FinFET可包括从基板突出的第三半导体鳍以及双栅结构，该双栅结构包括第三栅介电层和在第三栅介电层上第三栅电极。第三栅介电层的厚度可以大于第一栅介电层的厚度。