[发明专利]高速缓存逻辑器、存储器系统及生成高速缓存地址的方法

权利要求书

1.一种用于根据二进制输入存储器地址生成高速缓存地址的高速缓存逻辑器，该二进制输入存储器地址包括为具有第一预定义长度的第一比特序列的第一二进制串和为具有第二预定义长度的第二比特序列的第二二进制串，该高速缓存逻辑器包括：

哈希引擎，该哈希引擎被构造成根据所述第一二进制串生成第三二进制串，该第三二进制串具有所述第二预定义长度，并且所述哈希引擎被构造成通过借助于第一逐比特运算组合所述第一二进制串的比特的相应子集来形成所述第三二进制串的各比特，其中，在所述哈希引擎处定义所述第一二进制串的比特的子集，使得每个子集是唯一的并且每个子集平均来说包括所述第一二进制串的介于40％至60％之间的比特；以及

组合单元，该组合单元被设置成借助于可逆运算将所述第三二进制串与所述第二二进制串组合，以形成用作高速缓存存储器中的高速缓存地址的至少一部分的二进制输出串。

2.根据权利要求1所述的高速缓存逻辑器，其中，借助于所述第一二进制串和所述第三二进制串的比特间的数据路径，在所述哈希引擎用硬件定义所述第一二进制串的比特的所述子集，每个数据路径被设置成提供所述第一二进制串的比特，以与同一子集的第一二进制串的其它比特组合，以形成所述第三二进制串的对应比特。

3.根据权利要求2所述的高速缓存逻辑器，其中，所述数据路径是所述哈希引擎的物理连接。

4.根据权利要求1至3中任一项所述的高速缓存逻辑器，其中，所述哈希引擎包括多组逐比特运算符，每组逐比特运算符被设置成根据所述第一二进制串的比特的对应子集形成所述第三二进制串的比特。

5.根据权利要求1至3中任一项所述的高速缓存逻辑器，其中，所述二进制输出串用于标识高速缓存存储器块中的高速缓存行。

6.根据权利要求1至3中任一项所述的高速缓存逻辑器，其中，所述第一二进制串是所述二进制输入存储器地址的预定的最高有效比特序列。

7.根据权利要求6所述的高速缓存逻辑器，其中，所述第二二进制串是所述二进制输入存储器地址的预定的次高有效比特序列。

8.根据权利要求1至3中任一项所述的高速缓存逻辑器，其中，所述二进制输入存储器地址具有固定长度，并且所述第一二进制串和所述第二二进制串是所述二进制输入存储器地址中相邻的比特序列。

9.根据权利要求1至3中任一项所述的高速缓存逻辑器，所述高速缓存逻辑器还包括块选择单元，该块选择单元被构造成借助于第二逐比特运算将从所述二进制输出串导出的一个或更多个比特与所述二进制输入存储器地址的同等数量的比特组合，以生成用于标识具有多个高速缓存块的高速缓存存储器中的块的块标识符。

10.根据权利要求9所述的高速缓存逻辑器，其中，所述块标识符在长度上等于从所述二进制输出串导出的比特的数量。

11.根据权利要求9所述的高速缓存逻辑器，其中，所述二进制输入存储器地址的所述一个或更多个比特是比所述第二二进制串的比特更低有效位的比特。

12.根据权利要求11所述的高速缓存逻辑器，其中，所述二进制输入存储器地址的所述一个或更多个比特与所述二进制输入存储器地址中的所述第二二进制串相邻。

13.根据权利要求9所述的高速缓存逻辑器，所述高速缓存逻辑器还包括块加扰单元，该块加扰单元具有比特寄存器，该比特寄存器被构造成存储预定二进制串，该块加扰单元被构造成通过将来自所述二进制输出串的一个或更多个比特的序列用作所述比特寄存器中的查找器来对所述二进制输出串的所述一个或更多个比特进行运算，以从所存储的预定二进制串选择预定数量的比特以在所述块选择单元中用作从所述二进制输出串导出的所述一个或更多个比特。