[发明专利]一种视频流缩放装置和方法

说明书

本发明公开了一种视频流缩放装置和方法，所述装置包括帧缓存单元、时隙管理单元、读缓存管理单元和缩放单元，读缓存管理单元在接收到时隙管理单元发送的帧脉冲后，根据帧缓存单元的缓存地址以及时隙管理单元设置的时隙号及其对应的位置尺寸参数产生读地址，再根据读地址从帧缓存单元中读取视频数据，为每个视频数据生成对应的帧起始标记，缩放单元接收读缓存管理单元发送的视频数据、对应的时隙号、对应的帧起始标记，在每个视频数据的帧起始标记生效时根据对应的时隙号更新缩放参数，根据更新的缩放参数进行视频数据的缩放。本发明的装置和方法通过单个缩放单元对提取的视频数据进行缩放，支持多路视频流缩放，节省硬件综合成本。

技术领域

本发明属于数字图像处理技术领域，具体涉及一种视频流缩放装置和方法。

背景技术

图像缩放在数字图像处理中很常见，即通过缩放装置可以将图像从一种分辨率缩放到另一种分辨率。

传统的图像缩放装置仅仅支持1～2路的视频流缩放，随着安防监控的发展，尤其是后端视频处理平台的产生，往往有十几路，甚至几十路的实时视频流，支持多路视频流缩放的装置也会越来越大，硬件成本和功耗都会越来越高。

传统的图像缩放装置仅仅支持1～2路视频流缩放，在需要多路视频流同时缩放的场合下会采取多装置并行处理的方式。如图1所示，多路视频流0～n分别通过各自的缩放装置0～n进行缩放，最后通过视频输出单元输出。

可见传统的多视频流缩放依靠简单的硬件并行处理，由于单个缩放装置仅仅支持1～2路图像缩放，因此多路视频流缩放成本高；并且同一视频流需要输出不同缩放分辨率时，就无法支持；对视频流中感兴趣区域ROI(Region Of Interest)的缩放，也不提供支持。

虽然现有技术中也有使用FPGA来实现缩放装置，但是其内部采取的单元结构也是多个缩放单元简单堆叠，FPGA资源开销很大。

发明内容

本发明针对现有技术的不足，提出了一种视频流缩放装置和方法，通过单个缩放单元支持多路视频流缩放，节省硬件综合成本。

为了实现上述目的，本发明技术方案如下：

一种视频流缩放装置，所述装置包括帧缓存单元、时隙管理单元、读缓存管理单元和缩放单元，其中：

所述帧缓存单元，用于接收视频流并按照分配的缓存地址进行缓存；

所述时隙管理单元，用于为需要缩放的视频流分配时隙号及其对应的位置尺寸参数，每隔固定的帧时间向读缓存管理单元发送帧脉冲、时隙号及其对应的位置尺寸参数；

所述读缓存管理单元，用于在接收到时隙管理单元发送的帧脉冲后，根据帧缓存单元的缓存地址和时隙号及其对应的位置尺寸参数产生读地址，再根据读地址从帧缓存单元中读取视频数据，为每个视频数据生成对应的帧起始标记，并将读取的视频数据、对应的时隙号、对应的帧起始标记发送给缩放单元；

缩放单元，用于接收读缓存管理单元发送的视频数据、对应的时隙号、对应的帧起始标记，在每个视频数据的帧起始标记生效时根据对应的时隙号更新缩放参数，根据更新的缩放参数进行视频数据的缩放。

进一步第，所述装置还包括视频输出单元，所述视频输出单元用于将缩放单元缩放后的视频数据输出。

所述位置尺寸参数包括感兴趣区域ROI的位置和尺寸。所述缩放参数包括缩放比例、原始分辨率和目标分辨率。

所述固定的帧时间内至少包括一个时隙，每个帧时间对应有一个帧脉冲，所述读缓存管理单元在接收到帧脉冲后，获取当前帧时间内接收的时隙号及其对应的位置尺寸参数。

本发明还提出了一种视频缩放方法，所述方法包括步骤：

接收视频流并按照分配的缓存地址进行缓存；