[发明专利]三维半导体器件及其制造方法

说明书

一种三维半导体器件，包括多个存储单元，每个包括：沟道层，沿垂直于衬底表面方向分布；底部栅极导电层，位于第一绝缘层堆叠中，分布在沟道层的侧壁上；浮栅层，位于第一绝缘层堆叠之上，分布在沟道层侧壁上；多个第二绝缘层与多个栅极导电层，位于浮栅层之上，沿着沟道层侧壁交替层叠；栅极介质层，分布在沟道层的侧壁上；漏极，位于沟道层顶部；以及源极，位于多个存储单元相邻两个存储单元之间衬底中。内嵌入非引出的浮栅，通过邻近引出栅级上电压的耦合在浮栅上感应出电压从而辅助完成SEG与多晶硅接触区域的沟道反型从而克服该区域的电流瓶颈，提高沟道电流，有效控制该浮栅邻近FET的阈值电压一致性。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体存储器件及其制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

具体地，如图1所示，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；湿法去除叠层中的某一类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠，，例如包括底部选择栅极线BSG、虚设栅极线DG、字线WL0～WL31、顶部选择栅极线TSG；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层(图1中所示为ILD)，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源 漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。

其中，原有存储结构，为了保证每个Cell的性能一致，因此外延硅生长(SEG)与多晶硅接触的L型区域一般介于Dummy器件的虚设栅极线DG和下选管栅极线BSG之间(也即沟道层CL底部要高于衬底SUB的顶部)，因此存储单元之间的绝缘层厚度(如W1)会小于dummy与BSG之间的绝缘层厚度(如W2)，这样在基于耦合电场形成虚拟源漏区域时，SEG与多晶硅接触区很难形成反型，造成存储串的沟道电流减小。另外，dummy单元的阈值电压将因为非对称的边缘电场(Fringe Field，如图1箭头所示)会使得阈值电压偏大，不好控制。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件及其制造方法。

为此，本发明一方面提供了一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；底部栅极导电层，位于第一绝缘层堆叠中，分布在沟道层的侧壁上；浮栅层，位于第一绝缘层堆叠之上，分布在沟道层的侧壁上；多个第二绝缘层与多个栅极导电层，位于浮栅层之上，沿着沟道层的侧壁交替层叠；栅极介质层，分布在沟道层的侧壁上；漏极，位于沟道层的顶部；以及源极，位于多个存储单元的相邻两个存储单元之间的衬底中。

其中，每个存储单元进一步包括外延沟道层，位于沟道层下方第一绝缘层堆叠之间；优选地，外延沟道层顶部等于或高于浮栅层底部，并且低于浮栅层顶部。

其中，浮栅层与底部栅极导电层侧壁齐平，或者相对于沟道层外推。