[发明专利]一种低相位噪声、低功耗差分多模分频器

权利要求书

1.低相位噪声、低功耗差分多模分频器，其特征在于：包括2/3模分频单元链、选频逻辑单元、多级重定时单元、输入缓冲模块和输出缓冲模块，输入信号经输入缓冲模块转换后进入2/3模分频单元链，2/3模分频单元链输出的信号经过选频逻辑单元处理之后进入重定时单元，同时重定时单元还接收2/3模分频单元链输送来的信号，这些信号在重定时单元中完成运算后经输出缓冲模块缓冲输出；

其中，2/3模分频单元链由多级2/3模分频器级联组成，而2/3模分频器中的锁存器均采用静态逻辑CMOS逻辑锁存器结构；各级2/3模分频器受相应的分频数控制字控制，选频逻辑单元根据分频数控制字选择合适的2/3模分频器的输出作为输出级；重定时单元采用静态逻辑CMOS逻辑锁存器级联方式，将2/3模分频器级数进行二进制对数运算后取整，作为其单元数目；

其中，静态逻辑CMOS逻辑锁存器包括PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8、NMOS管N5、NMOS管N6、NMOS管N7、NMOS管N8，差分输入信号In和In_n，差分时钟信号CK_in和nCK_in，输入信号端In分别接PMOS管P6的栅极和NMOS管N6的栅极，PMOS管P6的漏极和NMOS管N6的漏极均接输出信号端Out_n，PMOS管P6的源极接PMOS管P5的漏极，PMOS管P5的栅极接时钟信号nCK_in，PMOS管P5的源极接电源，NMOS管N6的源极接NMOS管N5的漏极，NMOS管N5的栅极接时钟信号CK_in；输入信号端In_n分别接PMOS管P8的栅极和NMOS管N8的栅极，PMOS管P8的漏极和NMOS管N8的漏极均接输出信号端Out，PMOS管P8的源极接PMOS管P7的漏极，PMOS管P7的栅极接时钟信号CK_in，PMOS管P7的源极接电源，NMOS管N8的源极接NMOS管N7的漏极，NMOS管N7的栅极接时钟信号nCK_in，NMOS管N5和NMOS管N7的源极均接地，输出信号Out_n和Out通过两个反相器交叉耦合。

2.根据权利要求1所述的低相位噪声、低功耗差分多模分频器，其特征在于：所述输入缓冲模块将单端信号转换为差分信号，差分信号间建立弱正反馈环。