[发明专利]测试芯片制造过程中电荷累积的方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种测试芯片制造过程中电荷累积的方法。

背景技术

在芯片制造过程中，经常会使用带等离子体的工艺，例如等离子增强化学气相淀积(PECVD)、等离子刻蚀等，这些工艺均会在晶圆上造成电荷累积。电荷累积有可能会对芯片中的器件造成性能的影响，严重的甚至会在芯片制造过程中发生电弧放电，从而造成芯片报废。因此，需要使用检测手段去检测芯片制造过程中的电荷累积量，从而利于对工艺的性能检测、评估和工艺异常的排查。

但是传统的电荷累积量的测试方法比较间接，例如使用晶体管的电容电压曲线(C-Vcurve)的偏移来间接地推断工艺过程中的电荷累积量。这种方式的缺点在于，首先，它需要有特定的测试结构；其次，它需要有晶体管和金属引线，测试的样品制备十分繁杂；再次，由于样品的制备繁杂，会引入更多影响晶体管电容电压曲线的因素，影响工程判断；最后，由于样品的制备繁杂，该方法难以作为生产线上实时监测的方法。另外，传统方法难以快速确定异常工艺，异常工艺腔体的异常位置和异常原因。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够操作简单且快速有效的测试芯片制造过程中电荷累积的方法。

为了实现上述技术目的，根据本发明，提供了一种测试芯片制造过程中电荷累积的方法，包括：

第一步骤：制备长有介质层的多个晶圆；

第二步骤：使得所述多个晶圆中的第一部分晶圆经由第一工艺腔进行刻蚀处理；

第三步骤：使得所述多个晶圆中的第二部分晶圆经由第二工艺腔进行刻蚀处理；

第四步骤：测量经过刻蚀之后所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势和平带电压；

第五步骤：分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势数据和平带电压数据；

第六步骤：根据分析结果判断第一工艺腔和第二工艺腔是否存在异常。

优选地，在第一工艺腔和/或第二工艺腔存在异常的情况下，根据分析结果判断异常类型。

优选地，在第五步骤中，对比分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势数据和平带电压数据的发散性。

优选地，在第五步骤中，对比分析所述第一部分晶圆和所述第二部分晶圆的介质层的表面电势和平带电压的表面电势分布图。

优选地，所述介质层为氧化硅层。

优选地，所述介质层为氮化硅层。

优选地，所述介质层为氧化氮化硅层

优选地，所述第一部分晶圆是所述多个晶圆的一半。

优选地，所述第二部分晶圆是所述多个晶圆的另一半。

本发明通过测量晶圆的介质层的表面电势和平带电压可以反推介质层上积累的电荷种类和电荷量。本发明的该测试方法，除了可以用于与电荷累积相关的工艺的性能检测、评估和工艺异常的排查而且成本较低外，该方法的显著优点还包括可以方便地建立生产线上的实时监测。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了介质层没有电荷时的硅能带图。

图2示意性地示出了电荷对表面电势和硅能带图的影响。

图3示意性地示出了介质层电荷累积对平带电压的影响。

图4示意性地示出了根据本发明优选实施例的测试芯片制造过程中电荷累积的方法的流程图。

图5示意性地示出了从经过第一工艺腔的晶圆测得的表面电势显微图。

图6示意性地示出了从经过第二工艺腔的晶圆测得的表面电势显微图。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

发明人有利地发现，芯片制造淀积的介质层(包括氧化硅，氮化硅，氧化氮化硅)导电不佳，易于积累电荷，在芯片制造过程中产生的电荷会在介质层上保留下来。介质层具有本征的表面电势和平带电压值，工艺过程中积累的电荷会使得介质层的表面电势和平带电压发生变化。