[发明专利]一种用于FPGA芯片的高精度同步模块

说明书

技术领域

本发明属于FPGA芯片领域，特别是一种用于FPGA芯片的高精度同步模块。

背景技术

FPGA(Field－ProgrammableGateArray)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA应用中，常常需要产生一些源同步接口信号传输给外设芯片，这对FPGA内部产生时钟或数据的逻辑和时序都有较严格的要求。而对于一些FPGA采集信号的应用中，常常也有时钟和数据均来自外设芯片的情况，此时对数据和时钟的采集也同样需要关注FPGA内部的逻辑和时序。当然，无论何种情况，目的只有一个，保证信号稳定可靠的被传送或接收。

目前FPGA芯片基本没有高精度的同步能力。

发明内容

本发明目的是解决上述问题，提供一种通过两次校对对比控制的方式保持信号同步的用于FPGA芯片的高精度同步模块。

本发明的用于FPGA芯片的高精度同步模块，包括鉴相控制模块一、鉴相控制模块二、信号提取模块一、信号提取模块二，反向模块一和反向模块二组成；鉴相控制模块一与鉴相控制模块二，剑向控制模块二与信号提取模块一相连，信号提取模块一与信号提取模块二相连，信号提取模块一同时与反向模块一相连，信号提取模块二同时与反向模块二相连，反向模块一同时与鉴相控制模块一相连，反相模块二同时与鉴相控制模块一相连。

优选地，所述鉴相控制模块一和鉴相控制模块二都是由一个信号仿真波形电路、一个相差控制电路和导线组成。

优选地，所述信号提取模块一和信号提取模块二都是由一个滤波器、一个振荡器和一个分频器组成。

优选地，所述滤波器为环路滤波器。

优选地，所述振荡器为压控振荡器。

本发明的有益效果：通过两次校对对比控制使得信号输入和输出时钟保持同步状态。

附图说明

图1为本发明的逻辑结构图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的阐述。

如图1所示，本发明的用于FPGA芯片的高精度同步模块，包括鉴相控制模块一、鉴相控制模块二、信号提取模块一、信号提取模块二，反向模块一和反向模块二组成；鉴相控制模块一与鉴相控制模块二，剑向控制模块二与信号提取模块一相连，信号提取模块一与信号提取模块二相连，信号提取模块一同时与反向模块一相连，信号提取模块二同时与反向模块二相连，反向模块一同时与鉴相控制模块一相连，反相模块二同时与鉴相控制模块一相连。所述鉴相控制模块一和鉴相控制模块二都是由一个信号仿真波形电路、一个相差控制电路和导线组成。所述信号提取模块一和信号提取模块二都是由一个滤波器、一个振荡器和一个分频器组成。所述滤波器为环路滤波器。所述振荡器为压控振荡器。

信号输入到鉴相控制模块一，然后直透通过，然后直透通过鉴相控制模块二，通过信号提取模块一时，信号提取模块通过分频器分出一路信号，然后分出的信号通过反相模块一进行反向，然后传输到鉴相控制模块二，在鉴相控制模块二中和正向信号进行对比，如果结果不为0，就通过鉴相控制模块二进行信号控制达到同步要求；信号通过信号提取模块二时，分出一路信号，然后分出的信号通过反相模块二反向，最后传输到鉴相控制模块一种，在鉴相控制模块一中和正向信号进行对比，如果结果不为0，就通过鉴相控制模块一进行信号控制达到同步要求。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。