[发明专利]一种抗错误注入攻击的3D密码芯片的制造方法及装置

说明书

本发明提供了一种抗错误注入攻击的3D密码芯片的制造方法及装置，涉及3D密码芯片的安全技术领域。该方法包括：根据密码电路所采用的密码算法所对应的错误注入攻击方法确定密码电路中的敏感逻辑单元；将密码电路进行3D层次划分，将敏感逻辑单元划分到3D层次中的中间层，生成3D层次划分后的3D密码电路；根据3D密码电路中受TSV和STI影响下的载粒子迁移率确定3D密码电路中敏感逻辑单元所处区域的易翻转区域类型；在PMOS易翻转区、NMOS易翻转区或者随机翻转区中的敏感逻辑单元位置处分别插入对应的传感器，完成3D密码芯片的安全性制造。本发明解决了当前的3D密码芯片抵抗错误注入攻击的能力较弱的问题。

技术领域

本发明涉及3D密码芯片的安全技术领域，尤其涉及一种抗错误注入攻击的3D密码芯片的制造方法及装置。

背景技术

目前，随着硅通孔技术(Through Silicon Vias，简称TSV)的发展，TSV技术正将集成电路的互连线由平面走向转到三维立体(3D)走向，形成三维互联结构。三维互连结构对空间的利用率优于平面结构，从而在本质上减少了互连线长度，缩短了互连线延迟和功耗，从而降低了整个电路的延迟和功耗。密码芯片属于集成电路产业中一个非常重要的分支，广泛应用在对敏感信息需要保密的场合，例如个人电脑，网络路由器，银行卡，电子护照等。

然而，一方面由于3D芯片中的敏感单元在3D芯片上的分布会影响错误注入攻击密码芯片的成功与否(分布于中间层的敏感单元相对安全)，另一方面TSV和浅沟槽隔离(Shallow Trench Isolation，简称STI)对载粒子迁移率影响也会导致错误注入攻击方法和安全性加固方法的不同。显然，这将给基于TSV的3D密码芯片的制造带来了巨大的挑战。目前业界已有的发明都只是对3D集成电路中TSV互连和布局的优化，并没有将安全性考虑到3D密码芯片的制造中，造成当前的3D密码芯片抵抗错误注入攻击的能力较弱。

发明内容

本发明的实施例提供一种抗错误注入攻击的3D密码芯片的制造方法及装置，以解决当前的3D密码芯片的制造没有考虑其抵抗错误注入攻击的安全性，造成当前的3D密码芯片抵抗错误注入攻击的能力较弱的问题。

为达到上述目的，本发明采用如下技术方案：

一种抗错误注入攻击的3D密码芯片的制造方法，其特征在于，包括：

根据密码电路所采用的密码算法所对应的错误注入攻击方法确定密码电路中的敏感逻辑单元；

将所述密码电路进行3D层次划分，将所述敏感逻辑单元划分到3D层次中的中间层，生成3D层次划分后的3D密码电路；

根据3D密码电路中受TSV和STI影响下的载粒子迁移率确定3D密码电路中敏感逻辑单元所处区域的易翻转区域类型；所述易翻转区域包括：PMOS易翻转区、NMOS易翻转区和随机翻转区；

在所述PMOS易翻转区、NMOS易翻转区和随机翻转区中的敏感逻辑单元位置处插入对应的传感器，完成3D密码芯片的安全性制造。

具体的，所述根据密码电路所采用的密码算法所对应的错误注入攻击方法确定密码电路中的敏感逻辑单元，包括：

若所述密码算法为RSA算法，确定密码电路中的私钥寄存器电路为敏感逻辑单元；

若所述密码算法为CRT-RSA算法，确定密码电路中的参与RSA加密算法中的Sp运算的所有逻辑单元为敏感逻辑单元。

具体的，将所述密码电路进行3D层次划分，将所述敏感逻辑单元划分到3D层次中的中间层，生成3D层次划分后的3D密码电路，包括：

获取所述密码电路的2D芯片模式下的面积、密码电路中的硅通孔的面积和硅通孔的数目，以及密码电路3D芯片待划分的层数；