[发明专利]一种改善低介电质薄膜厚度稳定性的方法

说明书

本发明涉及半导体领域，尤其涉及一种改善低介电质薄膜厚度稳定性的方法。本发明应用于多硅片成膜工艺的程式中，该方法包括：收集每组硅片的平均成膜时间与平均成膜速率；根据收集的平均成膜时间与平均成膜速率，按照计算方法计算出每组硅片的补偿时间；将成膜时间与对应组的补偿时间相加，得到每组新的成膜时间，以及按照新的成膜时间对硅片进行成膜工艺。

技术领域

本发明涉及半导体领域，尤其涉及一种改善低介电质薄膜厚度稳定性的方法。

背景技术

低介电质(Low k)薄膜主要应用于后段的介电质层，一般使用八甲基环四硅氧烷(OMCTS)和氧气(O2)作为主要反应物反应成膜，OMCTS常温常压下是液体状态，成膜反应对温度很敏感。反应腔体(Process chamber)在建立氛围后，其中包括Go clean，periodicclean，season，等待成膜工艺开始时间越长(process chamber idle)，在wafer表面成膜的量越少，wafer上的膜厚变薄，其中，等待成膜工艺开始时间和膜厚关系如图1。

Producer GT设备是AMAT公司用在Low k工艺上的一个成熟的产品。该设备的反应腔体成膜反应程式根据成膜厚度分为单片成膜反应方式和多片成膜反应方式。针对多片成膜反应方式的工艺，当设备在三个工艺process chamber同时成膜时，由于硅片(wafer)传送的原因，process chamber在go clean或periodic clean的成膜反应完成后可能会有较长时间等待wafer进入process chamber开始成膜工艺，造成wafer上成膜偏薄，对产品的稳定性和电性能测试会有很大负影响，甚至影响到产品良率。

如图2和图3所示，多片成膜反应程式中，成膜反应后不同的片数也会造成不同厚度影响，以3pcs1clean为例的膜厚程式为例连续作业的历史记录查看，processchamber会有不同程度的开始成膜工艺时间，而对应的成膜厚度也有相对应的偏低，即膜厚度的稳定性较差。

发明内容

针对现有技术中等待成膜工艺中的等待时间所造成的薄膜厚度偏低等缺陷，本发明设计了一种改善低介电质薄膜厚度稳定性的方法，该方法提高了薄膜的稳定性。

本发明采用如下技术方案：

一种改善低介电质薄膜厚度稳定性的方法，应用于多硅片成膜工艺的程式中，所述方法包括：

收集每组硅片的平均成膜时间与平均成膜速率；

根据收集的所述平均成膜时间与平均成膜速率，按照计算方法计算出每组硅片的补偿时间；

将所述成膜时间与对应组的所述补偿时间相加，得到每组新的成膜时间，以及

按照所述新的成膜时间对硅片进行成膜工艺。

优选的，所述多硅片成膜工艺包括三组硅片。

优选的，第一组硅片的成膜时间的平均值为基准线；第二组硅片的成膜时间的平均值为t2；第三组硅片的成膜时间的平均值为t3。

优选的，所述第一组、第二组、第三组硅片的平均成膜速率为Vd。

优选的，根据平均成膜速率Vd计算出相比于基准线的成膜时间，每超过一预设时间在硅片上的成膜厚度减少

优选的，所述预设时间为10s。

优选的，所述第一组硅片的补偿时间Δt1＝0秒。

优选的，所述第二组硅片的补偿时间Δt2＝(t2/10)×T。

优选的，所述第三组硅片的补偿时间Δt3＝(t3/10)×T。

本发明的有益效果是：