[发明专利]基于令牌任务调度策略的FFT加速器装置

权利要求书

1.一种基于令牌任务调度策略的FFT加速器装置，其特征在于，包括：

FFT加速器，用来控制逻辑完成批量1维FFT运算的控制，给总线控制器发送读写控制参数，协调FFT-PE之间的计算与数据传递；

总线控制器，用来根据FFT加速器控制模块的参数，产生读/写DDR存储器或片内SMC存储器的控制信号；

FFT计算阵列，包括两个单存储器结构的FFT-PE，即FFT_PE1和FFT_PE2，用来实现批量1维FFT算法的计算；每个FFT-PE内部设置两组数据存储器，用来实现初始数据读、计算结果写与FFT计算之间的“乒乓”操作；两个FFT-PE以循环方式接收来自存储器的数据，进行FFT计算，并将计算结果写入到存储器；

数据通路和命令通路异步处理单元，用来负责将TeraNet数据主机端口协议转换为内部DMA总线协议，将TeraNet命令主机端口协议转换为内部Pbus总线协议；同时，还完成系统时钟频率域和FFT时钟频率域的异步对接；

将两个所述FFT-PE中四组存储体访问权限设置为令牌，四组存储体为：FFT1-RAM0、FFT1-RAM1、FFT2-RAM0和FFT2-RAM1；读部件、写部件、FFT-PE1执行部件和FFT-PE2执行部件作为四个功能部件根据令牌对四组存储体进行操作；

在令牌对存储体进行操作时，采用以下令牌传递调度策略：

（a）读部件、写部件能访问四组存储器，而FFT-PE1执行部件只能对FFT1-RAM0、FFT1-RAM1进行操作，FFT-PE2执行部件只能对FFT2-RAM0和FFT2-RAM1进行操作；

（b）令牌的流动顺序是固定的；对每组存储体的执行顺序是先读源数据，然后进行FFT计算，最后将结果通过写部件写入到指定的存储位置；即对于FFT1-RAM0和FFT1-RAM1的令牌流动顺序：读部件→FFT-PE1→写部件→读部件，而对于FFT2-RAM0和FFT2-RAM1的令牌流动顺序：读部件→FFT-PE2→写部件→读部件；

（c）令牌互斥性：每个存储体令牌只能有一个功能部件对其进行操作，

（d）功能单元互斥性：每个功能单元只能获得一个令牌，对其中一个存储体进行操作，待操作完成后就立即将令牌传递到下一个执行部件。

2.根据权利要求1所述的基于令牌任务调度策略的FFT加速器装置，其特征在于，所述令牌在各个功能部件传递必须遵守如下原则：

规则1：总线控制器中DMA读控制模块、DMA写控制模块都能够对两个FFT-PE内部的四组数据存储器进行访问；

规则2：每个FFT-PE只能对自己的两组数据存储器进行访问，即FFT-PE1对数据存储器FFT1-RAM0和FFT1-RAM1进行访问、FFT-PE2对数据存储器FFT2-RAM0和FFT2-RAM1进行访问；

规则3：每组数据存储器任意时刻只能允许DMA读控制模块、DMA写控制模块或者对应的FFT-PE三者之一进行读写访问，每个数据存储器操作不允许重叠；

规则4：每组数据存储器DMA读、FFT计算和DMA访问控制是严格顺序执行的，而且同一数据存储器中执行的任意两组数据的读、计算和写操作不可以交叉进行；

规则5：每个执行单元任意时刻只能对四个数据存储器之中的一个进行操作，每个执行单元的数据存储器不允许重叠。

3.根据权利要求2所述的基于令牌任务调度策略的FFT加速器装置，其特征在于，进一步设置4个令牌FIFO，分别为PE1_FIFO、PE2_FIFO、Wrt_FIFO和Rd_FIFO，其中PE1_FIFO和PE2_FIFO的深度为2，Wrt_FIFO和Rd_FIFO的深度为4。

4.根据权利要求1～3中任意一项所述的基于令牌任务调度策略的FFT加速器装置，其特征在于，所述FFT-PE的结构包括FFT计算控制状态机、“乒乓”多体结构双端口RAM、多体选择因子存储器ROM、CORDIC旋转因子产生模块及可配置蝶形运算部件。