[发明专利]一种基于FPGA的动力调谐陀螺仪数字再平衡回路

说明书

技术领域

本发明属于动力调谐陀螺仪的回路的闭环控制技术领域，具体涉及一种基 于FPGA的动力调谐陀螺仪数字再平衡回路。

背景技术

动力调谐陀螺仪再平衡回路一般由模拟电路完成，然后经过I/F转换电路 提供对系统的数字接口。此种再平衡回路的输出为模拟电压量，且线路复杂、 尺寸较大。

如果利用FPGA(现场可编程逻辑门阵列)芯片作为控制芯片，配合高速AD 和DA芯片进行数字式再平衡回路控制，就可以不需经过外围转换电路，即可实 现与输入速率成比例的数字量信息输出，且该电路尺寸较小、调试灵活。但是 目前还没有关于这方面的技术方案的公开披露。

因此，亟需研制一种基于FPGA的动力调谐陀螺仪数字再平衡回路，从而灵 活实现与输入速率成比例的数字量信息输出。

发明内容

本发明要解决的技术问题是提供一种基于FPGA的动力调谐陀螺仪数字再平 衡回路，以解决现有的动力调谐陀螺仪再平衡回路线路复杂、尺寸较大等问题。

为了实现这一目的，本发明采取的技术方案是：

一种基于FPGA的动力调谐陀螺仪数字再平衡回路，包括陀螺仪本体层、硬 件电路层、FPGA抽象层；

(1)陀螺仪本体层包括陀螺传感器及桥路和陀螺力矩器线圈；

动调陀螺传感器的激磁电源频率为系统设定值，当转子相对壳体发生位移 时，陀螺传感器输出经过激磁电源频率调制的包含转子位置信息的交流信号， 陀螺传感器输出的交流信号经过桥路进行放大；

(2)硬件电路层包括低通滤波器、ADC采样电路、DAC输出电路和V/I转 换电路；FPGA抽象层包括NiosII处理器、Avalon总线、ADC采样控制模块和 DAC控制模块；

陀螺传感器输出的交流信号经过桥路进行放大后进入低通滤波器，在低通 滤波器中进行滤波，滤除噪声；

在FPGA抽象层中，ADC采样控制模块控制ADC采样电路以系统设定的固定 频率对滤除噪声后的信号进行周期性采样，完成对转子位置信息的解调，得到 的采样值为代表陀螺转子位置信息的直流电压值；

ADC采样电路每次采样结束后将采样值放入FPGA抽象层的存储区，并且触 发一次中断；

NiosII处理器包括陷波器，数字积分器和校正算法；NiosII处理器接收 到ADC采样电路触发的中断后进入中断服务程序，在中断服务程序中，通过 Avalon总线读取ADC采样电路得到的采样值，经过陷波器将陀螺的噪声滤除， 然后经过数字积分器和校正算法，得到校正后的数字量输出值，以此数字量输 出值作为再平衡回路中与输入速率成比例的数字量信息输出，同时将该数字量 输出值经过Avalon总线写入到DAC控制器模块中；

DAC控制模块收到校正后的数字量输出值后通过DAC输出电路将数字量输出 值转换为模拟电压值，输出到V/I转换电路；模拟电压值经过V/I转换电路， 转换为电流值并加入到陀螺力矩器线圈中，带动陀螺转子发生偏转，实现再平 衡回路的闭环控制。

进一步的，如上所述的一种基于FPGA的动力调谐陀螺仪数字再平衡回路中， 在不改动陀螺仪本体层和硬件电路层的条件下，通过改变NiosII处理器来调 整控制算法和各项参数。

进一步的，如上所述的一种基于FPGA的动力调谐陀螺仪数字再平衡回路中， NiosII处理器中，使用C语言完成陷波器、数字积分器和校正算法的算法设计； 使用双线性变换对陷波器进行Z变换，得到陷波器的系数，对超前校正网络进 行Z变换，得到校正算法的系数。

进一步的，如上所述的一种基于FPGA的动力调谐陀螺仪数字再平衡回路中， 动调陀螺传感器的激磁电源频率为43.2KHz，ADC采样电路的采样频率为 21.6KHz。

本发明技术方案的有益效果在于：此发明可以使用单FPGA芯片实现数字再 平衡控制回路的ADC采样控制，DAC输出控制和控制算法等，FPGA不仅做控制 用，同时嵌入NiosII处理器实现复杂的控制算法，使得再平衡电路尺寸大大 减小，同时使用软件完成陷波器、积分器和校正算法等，使得调试变得更灵活。

附图说明

图1是基于FPGA的数字再平衡回路层级结构图；

图2是硬件电路层—低通滤波器；

图3是硬件电路层—ADC采样电路；