[发明专利]半导体结构的制造方法以及相关半导体结构

说明书

技术领域

本公开的实施方式涉及可用于制造在半导体衬底上的共用层中具有不同应力(stress)状态的n型金属氧化物半导体(NMOS)场效应晶体管和p型金属氧化物半导体(PMOS)场效应晶体管的方法，并且涉及使用这种方法制造的半导体结构和器件。

背景技术

诸如微处理器和存储装置等的半导体器件采用固态晶体管作为其集成电路的基本、主要的操作结构。在半导体结构和器件中常用的晶体管中的一种是场效应晶体管(FET)，通常包括源接触件、漏接触件和一个或更多个栅接触件。半导电的沟道区在源接触件与漏接触件之间延伸。一个或更多个pn结被限定在源接触件与栅接触件之间。栅接触件定位成与沟道区的至少一部分相邻，并且沟道区的导电性由于电场的存在而变化。因此，通过向栅接触件施加电压而在沟道区内提供电场。由此，例如，在对栅接触件施加电压时，电流可以通过沟道区从源接触件到漏接触件流过晶体管，但在不对栅接触件施加电压时，可能不能从源接触件到漏接触件流过晶体管。

近来，已经开发了采用称为“鳍(fin)”的分离的细长沟道结构的场效应晶体管(FET)。这样的晶体管在本领域中通常称为“finFET”。本领域提出了许多不同的finFET的构造。

finFET的该细长沟道结构或鳍包括n型或p型的可以被掺杂的半导体材料。还已表明当n型半导体材料处于拉应力状态时，可以提高n型掺杂半导体材料的导电性，并且当p型半导体材料处于压应力状态时，可以提高p型半导体材料的导电性。

目前使用的finFET具有小于22nm的截面尺寸。这样的finFET可以采用全耗尽(未掺杂)沟道，该全耗尽沟道提高了晶体管的静电性能并且避免了与随机掺杂波动关联的问题。已表明在晶体管的沟道区中引入拉伸应变(strain)可以提高n型FET的电子迁移率，并且在晶体管的沟道区中引入压缩应变可以提高p型FET的空穴迁移率。

发明内容

提供该发明内容，以以简化形式介绍一些概念。这些概念在下文本公开的示例性实施方式的详细描述中进一步详细地描述。该发明内容不旨在识别所要求保护的主题的关键特征或基本特征，也不旨在用于限制所要求保护的主题的范围。

在一些实施方式中，本公开涉及一种制造半导体结构的方法。提供多层衬底，该多层衬底包括基底衬底；埋置氧化物层，该埋置氧化物层在基底衬底的表面上方；应变主半导体层，该应变主半导体层在埋置氧化物层上方、该埋置氧化物层的与基底衬底相反的一侧上；以及外延基层，该外延基层在应变半导体层上方、该应变半导体层的与埋置氧化物层相反的一侧上。在不将元素从外延基层扩散到多层衬底的第二区域内的应变主半导体层中的情况下，将元素从外延基层扩散到多层衬底的第一区域内的应变主半导体层中，，并且增大在第一区域内的主半导体层中所扩散元素的浓度，使得第一区域内的主半导体层中的应变状态不同于第二区域内的主半导体层中的应变状态。形成第一多个晶体管沟道结构，第一多个晶体管沟道结构分别包括位于多层衬底的第一区域内的主半导体层的一部分，并且形成第二多个晶体管沟道结构，第二多个晶体管沟道结构分别包括位于多层衬底的第二区域内的主半导体层的一部分。

在另一实施方式中，本公开包括一种制造半导体结构的方法，在该方法中，提供多层衬底，该多层衬底包括基底衬底；埋置氧化物层，该埋置氧化物层在基底衬底的表面上方；应变主半导体层，该应变主半导体层在埋置氧化物层上方、该埋置氧化物层的与基底衬底相反的一侧上；以及外延基层，该外延基层在应变半导体层上方、该应变半导体层的与埋置氧化物层相反的一侧上。用第一掩模层遮蔽多层衬底的第一区域，并且从多层衬底的第二区域去除外延基层的一部分。从多层衬底的第一区域去除第一掩模层，并且用第二掩模层遮蔽多层衬底的第二区域。在将元素不扩散到位于多层衬底的所述第二区域内的应变主半导体层中的情况下，将元素从外延基层扩散到位于多层衬底的第一区域内的应变主半导体层中，并且改变多层衬底的第一区域内的主半导体层的应变状态。形成第一多个晶体管沟道结构，第一多个晶体管沟道结构分别包括位于多层衬底的第一区域内的主半导体层的一部分，并且形成第二多个晶体管沟道结构，第二多个晶体管沟道结构分别包括位于多层衬底的第二区域内的主半导体层的一部分。