[发明专利]一种测试闪存电荷聚集的版图结构

说明书

本发明涉及半导体制造技术领域，尤其涉及一种测试闪存电荷聚集的版图结构，通过将位于同一根字线上的部分相邻的两个闪存单元通过导通区连接在一起，以在对任一闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写入/擦除操作；以分别表征闪存单元编程和擦除时的电荷聚集程度，进而可以区分电性变化是由哪个因素引起的，以便能有针对性地对工艺进行改善。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种测试闪存电荷聚集的版图结构。

背景技术

随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本的结构：堆叠栅极(stack gate)结构和分离栅极式(splitgate)结构。

电荷聚集(Charge trap)是闪存(flash)产品中导致循环操作中器件性能衰退(cycling degradation)的重要因素，对于分离栅闪存(split gate flash)来说，影响cycling degradation的电荷聚集来自于读写(Program)时聚集于浮栅氧化层(Floatinggate oxide)的电荷以及来自于擦除(Erase)时聚集于遂穿氧化层(Tunnel Oxide)的电荷，传统的电性测试结构无法精准表征电荷聚集的严重程度。

对基本单元(single cell)反复读写和擦除(program&erase)之后，其电性特征必然发生变化，但是传统的电性测试(WAT)结构只能测试整个单元(single cell)的电性变化(例如Vt shift(电压变化))，但是无法区分Vt shift是由哪个因素导致的(Program orErase)，以致于在工艺改进时很难作出相应的改善，这是本领域技术人员所不期望的。

发明内容

针对上述存在的问题，本发明公开了一种测试闪存电荷聚集的版图结构，所述版图结构包括：若干闪存单元；以及若干根字线(word line)，且每根所述字线均与多个所述闪存单元的控制栅连接；

其中，任一根所述字线连接的多个所述闪存单元中，相邻的部分所述闪存单元通过导通区予以连接，以在对任一所述闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写入/擦除操作。

上述的测试闪存电荷聚集的版图结构，其中，所述闪存单元为分离栅闪存单元。

上述的测试闪存电荷聚集的版图结构，其中，所述闪存单元的读写和擦除具有不同的通道。

上述的测试闪存电荷聚集的版图结构，其中，所述闪存单元包括：

半导体衬底，设置有有源区；

浮栅，设置于所述半导体衬底和所述控制栅之间；

擦除栅结构，设置于相邻的两个所述控制栅之间的所述半导体衬底之上；

其中，部分所述有源区设置于所述控制栅的下方，以形成将相邻的部分所述闪存单元予以连接的所述导通区。

上述的测试闪存电荷聚集的版图结构，其中，所述浮栅和所述半导体衬底之间设置有浮栅氧化层，所述浮栅和所述控制栅之间设置有氮氧化物介电层。

上述的测试闪存电荷聚集的版图结构，其中，所述擦除栅结构包括擦除栅氧化层和覆盖所述擦除栅氧化层上表面的擦除栅。

上述的测试闪存电荷聚集的版图结构，其中，采用自对准多晶硅工艺(selfalignment poly)形成所述浮栅。

上述发明具有如下优点或者有益效果：