[发明专利]一种UDP高速数据收发系统及方法

说明书

本发明公开了一种UDP高速数据收发系统及方法，该系统包括集成于FPGA内的MAC层、UDP/IP协议栈、缓存控制模块、CI模块和软核处理器；MAC层用于解析接收到的外部物理层数据，发送给UDP/IP协议栈；并将来自UDP/IP协议栈的数据进行组包，发送给外部物理层；UDP/IP协议栈用于解析接收到的MAC层有效数据，通过软核处理器发送给应用层；并将来自应用层的数据进行组包，发送给MAC层；缓存控制模块用于控制外部缓存读写；CI模块用于控制软核处理器与UDP/IP协议栈之间、与缓存控制模块之间的数据交互；本发明里的协议栈及缓存控制均采用硬件逻辑处理，软核处理器仅用于参数配置，规避了软核处理器对数据传输和存储的过多介入，大大提高了系统带宽，实现了数据的高速收发。

技术领域

本发明属于以太网技术领域，更具体地，涉及一种UDP(User Datagram Protocol)高速数据收发系统及方法。

背景技术

目前，基于软核处理器的以太网功能一般都是采用软件协议栈来实现，由于软核处理器的性能较低，采用软件协议栈的方式不能充分发挥网络高带宽的性能，以1000MBase-T的网络为例，实际带宽可达到1Gbps，但是在基于软核处理器的软件协议栈的应用环境下，实际带宽只能达到几Mbps，极大限制了网络的带宽，使基于软核处理器架构的网络设备的应用发展受到极大的限制。

随着视频技术的不断发展，设备之间的视频图像等大数据量传输日渐增多，需要不断提高网络传输的带宽来提高设备的网络吞吐量，降低数据传输的时间，满足大数据量传输的带宽需求，以及基于软核处理器架构的视频图像处理设备的应用。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种UDP高速数据收发系统及方法，其目的在于解决当前基于软处理器架构的网络设备的网络带宽过低的问题。

为实现上述目的，按照本发明的一个方面，提供了一种UDP高速数据收发系统，包括集成于现场可编程门阵列(FPGA)内的数据链路层(MAC层)、UDP/IP协议栈、缓存控制模块、自定义指令(custom instruction，CI)模块和软核处理器；

其中，MAC层作为以太网数据传输的数据链路层，用于解析接收到的外部物理层数据，发送给UDP/IP协议栈；并将来自UDP/IP协议栈的数据进行组包，发送给外部物理层；

UDP/IP协议栈作为以太网数据传输的网络层，用于解析接收到的MAC层有效数据，并通过CI模块发送到软核处理器；并将软核处理器通过CI模块发送的应用层数据进行组包，发送给MAC层；

缓存控制模块用于控制外部缓存读写；具体的，将UDP/IP协议栈发送过来的数据存储到外部缓存模块中，或从外部缓存中读取数据发送到UDP/IP协议栈；CI模块作为软核处理器与UDP/IP协议栈的接口、以及软核处理器与缓存控制模块的接口，控制软核处理器与UDP/IP协议栈之间数据交互、以及软核处理器与缓存控制模块之间的数据交互；

软核处理器具有应用层接口，用于根据应用层请求配置参数；具体的，软核处理器根据应用层配置设置网络层的IP和UDP端口号，以及MAC层的MAC地址；并用于在数据接收过程中设置数据的存储位置，在数据发送过程中指定待发送数据。

现有技术中，软核处理器运行以太网协议栈，通过协议栈接口获取用户数据，并将数据传输至缓存模块；由于软核处理器性能较低，采用软件协议栈的方式大大降低了以太网的传输带宽；而本发明里的UDP/IP协议栈及缓存控制模块均采用硬件逻辑实现：软核处理器通过CI模块配置MAC地址、UDP/IP协议栈的IP、UDP端口号，并设置缓存控制模块的参数，包括以太网数据的存储偏移地址，以及存储数据的长度，设置需通过以太网发送数据的偏移地址及其长度，完成10/100/1000Mbase-T以太网数据传输和缓存；在数据传输和缓存过程中，软核处理器仅用于进行配置，规避了软核处理器的过多介入，大大提高了系统带宽，实现了数据的高速收发。