[发明专利]一种VGA信号矫正器及信号矫正方法

权利要求书

1.一种VGA信号矫正器，其特征在于：

包括输入采集模块、FPGA芯片电路以及与所述FPGA芯片电路相连接的数模转换输出接口；

所述输入采集模块，用以对接收到的VGA信号进行AD数据采集，并将采样数据发送至FPGA芯片电路，所述采样数据包括采集到的RGB信号、行信号H1、场信号V1以及时钟信号CLK1；

所述FPGA芯片电路包括数据统计模块，数据分析模块、帧存储模块以及行场重建输出模块；所述数据统计模块连接所述输入采集模块；所述数据分析模块连接所述数据统计模块；所述行场重建输出模块分别连接所述帧存储模块以及数模转换输出接口；其中，所述数据统计模块接收所述采样数据，基于时钟信号CLK1对所述采样数据中的行信号H1进行权重采集并存储；所述数据分析模块读取所述数据统计模块存储权重采集后的视频数据，获得视频有效行数据；所述帧存储模块根据数据分析模块得到的视频有效行数据将视频数据裁剪为若干帧图像数据，并将各帧图像数据按照以行起始的方式进行存储，存储周期按照输入采集模块提供的CLK1时钟设定；所述行场重建输出模块基于与所述输入采集模块一致的采样频率信息以及时钟信号CLK2将各帧图像数据重建为行信号H2和场信号V2的视频信号。

2.根据权利要求1所述的VGA信号矫正器，其特征在于：

所述输入采集模块包括模数转换器、MCU主控制器以及时钟芯片；所述数模转换器连接MCU主控制器，用以对接收到的VGA信号进行AD数据采集；所述MCU主控制器连接所述模数转换器，用以对模数转换器进行初始化并将采样数据发送至FPGA芯片电路；所述时钟芯片实时向FPGA芯片电路发送时钟信号CLK2。

3.根据权利要求1所述的VGA信号矫正器，其特征在于：

所述数据统计模块的权重采集过程是指基于时钟信号CLK1，以所述采样数据中的行信号H1为处理对象，对行信号H1的每一行行数据均进行如下处理：调用上一次权重计算后存储的数据，并按照下述公式进行权重计算：本次权重计算后存储的行数据Y_权＝A*Y_i+B*Y_i+1，其中，Y_i为上一次权重计算后存储的行数据值，Y_i+1为本次采集行信号H1的行数据，A、B为权重占比值，具体权重占比值由设计者依据经验在平衡计算速度与误判率之间自行设定；需要说明是，默认初次采集的行信号H1的行数据即为经过第一次进行权重计算后存储的行数据。

4.根据权利要求1所述的VGA信号矫正器，其特征在于：

所述帧存储模块连接外置DDR3内存芯片，将所述各图像数据按照以行起始的方式，存储周期按照输入采集模块提供的CLK1时钟存储到所述DDR3内存芯片上。

5.根据权利要求4所述的VGA信号矫正器，其特征在于：

所述帧存储模块能够按照所述行场重建输出模块的数据需求信息速度，顺次读取DDR3内存芯片内的各帧图像数据并存储到分别连接所述帧存储模块与行场重建输出模块的FIFO通道中，所述数据需求信息速度由视频输出所预设的视频数据的速度确定。

6.一种VGA信号矫正方法，其特征在于：

包括如下步骤

S1、对接收到的VGA信号进行AD数据采集，获得对应的采样数据，同时通过时钟芯片获得进行AD数据采集时的时钟信号CLK2；所述采样数据包括采集到的RGB信号、行信号H1、场信号V1以及时钟信号CLK1；

S2、基于时钟信号CLK1对所述采样数据中的行信号H1进行权重采集并存储；

S3、读取权重采集后的视频数据，获得视频有效行数据；

S4、基于视频有效行数据将视频数据裁剪为若干帧图像数据，并将各帧图像数据按照以行起始的方式进行存储，存储周期按照S1步骤中采集到的CLK1时钟设定；

S5、基于与所述S1步骤中一致的采样频率信息以及时钟信号CLK2将各帧图像数据重建为行信号H2和场信号V2的视频信号。