[发明专利]一种制备具有多晶SiGe栅的纳米级PMOS控制电路的方法

权利要求书

1.一种制备具有多晶SiGe栅的纳米级PMOS控制电路的方法，其特征在于包括下述步骤：

第一步，在Si衬底上热氧化一层SiO₂缓冲层，在SiO₂缓冲层上淀积一层SiN，用于阱区注入的掩蔽；

第二步，在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱；

第三步，刻蚀Si衬底上部的SiN层和SiO₂层，然后在整个衬底表面依次生长SiO₂缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和SiO₂层；

第四步，在N阱上热氧化生长7～12nm厚的SiO₂栅介质层，在该SiO₂栅介质层上淀积一层100～120nm厚的p型掺杂的Poly-SiGe，Ge组分为0.05～0.3，掺杂浓度>10²⁰cm^-3，作为栅极；

第五步，在Poly-SiGe上淀积生长一层厚度为30～55nm的SiO₂，作为栅极的保护层；

第六步，在SiO₂层上淀积一层80～100nm厚的Poly-Si，作为制造过程中的辅助层，辅助生成侧壁；

第七步，在Poly-Si的区域中刻蚀出符合电路要求的窗口；

第八步，在整个Si衬底上淀积一层90～130nm厚的SiO₂介质层，覆盖整个表面；

第九步，刻蚀衬底表面上的SiO₂，保留Poly-Si侧壁的SiO₂；利用Poly-Si与SiO₂不同的刻蚀比刻蚀掉SiO₂表面的Poly-Si，刻蚀衬底表面上除SiO₂侧壁区域以外的SiO₂露出底层Poly-SiGe；利用Poly-SiGe与SiO₂不同的刻蚀比刻蚀掉SiO₂侧壁保护区域以外的Poly-SiGe，形成栅极s，并在阱区上淀积一层6～8nm厚的SiO₂，形成栅极侧壁的保护层；

第十步，在N阱区进行p型离子注入，自对准生成PMOSFET的源区和漏区；

第十一步，在PMOSFET的栅、源和漏区上光刻引线，构成PMOS控制电路。

2.根据权利要求1所述的制备具有多晶SiGe栅的纳米级PMOS控制电路的方法，其特征在于：所述的第七步中，窗口宽度取2～3.5μm。

3.根据权利要求1所述的制备具有多晶SiGe栅的纳米级PMOS控制电路的方法，其特征在于：所述的第九步中，栅极长度取65～90nm。