[发明专利]检查Verilog单元与Symbol单元端口定义不一致的方法

说明书

本发明提供了一种检查Verilog单元与Symbol单元端口定义不一致的方法。在进行模拟‑数字混合设计中，一般都是在电路（Schematic）中调用数字模块的Symbol单元，而在输出混合信号网表时，则是采用该数字模块的Verilog单元进行网表的输出。但是在设计中，难免会出现数字模块对应的Verilog单元以及Symbol单元的端口（Pin）定义不一致的情况，这种情况导致的仿真错误是非常难调试的。本发明通过对Verilog单元进行解析，提取出其端口的名字以及定义顺序，从而与对应的Symbol单元进行比对，查找二者的不一致，在输出网表之前就可以保证二者的一致性，从而保证混合信号网表的正确性。

技术领域

本发明提供了一种检查Verilog单元与Symbol单元端口定义不一致的方法，可以在输出网表之前查找出Verilog单元与Symbol单元端口定义不一致的情况，从而保证设计的正确性，属于EDA工具中电路设计领域。

背景技术

在进行模拟-数字混合设计中，导出混合信号的网表进行仿真是必不可少的关键环节，其中数字部分的网表格式则是采用Verilog语法。因此在混合信号电路设计中，一般都是在电路(Schematic)中调用数字模块的Symbol单元，而在输出混合信号网表时，则是采用该数字模块的Verilog单元进行网表的输出。但是在设计中，难免出现要对Verilog单元或者Symbol单元进行修改，这就会导致数字模块对应的Verilog单元以及Symbol单元的端口 (Pin)定义不一致的情况，这种情况导致的仿真错误是非常难调试的。所以通常情况下，需要电路设计工程师人工的进行查询，保证二者的一致性，但是这种检查比较费时费力，且人工的检查依然会出现漏查的情况，不能完全保证正确性。

在上述情况下，本发明应运而生，通过对Verilog单元进行解析，提取出其端口的名字以及定义顺序，从而与对应的Symbol单元进行比对，查找二者的不一致，在输出网表之前就可以保证二者的一致性，从而保证混合信号网表的正确性。是一种更为安全，更为有效，更为经济的方法。

发明内容

本发明公开一种检查Verilog单元与Symbol单元端口定义不一致的方法。

对Verilog文本里的端口定义处进行解析，取得其端口定义的具体情况，包括名字以及定义顺序；

提供选项，检查Verilog单元与Symbol单元端口定义不一致的方法，不一致包含端口个数不一致，端口名不一致以及端口定义顺序和类型不一致的情况；

提供报告，用以总结Verilog单元与Symbol单元端口不一致的情况；

提供两种级别的报告模式:警告(Warning)以及错误(Error)；

提供选项，允许设置忽略这种不一致情况的检查。

附图说明

图1检查选项图示

图2 Symbol图示

图3 Verilog文本图示

图4检查报告图示

具体实施方式

根据设计要求，在EDA工具中启动设置该选项，启动检查功能，找到Verilog单元与Symbol单元端口定义不一致的情况。

具体功能操作如下：

1.开启检查选项，设置为报告采用Warning模式，如图1所示；

2.数字模块对应的Symbol单元如图2所示：

3.数字模块的Verilog定义如图3所示；

4.启动检查命令，得到检查报告，如图4所示。