[发明专利]一种可重构的处理器架构及其重构方法

说明书

一种可重构的处理器架构，其内部包含4个指令缓存、16个运算宏、共享数据存储器、共享程序存储器及外设，所述16个运算宏通过4条指令总线连接到指令缓存，指令缓存连接到交叉开关，各外设也与交叉开关连接，运算宏、交叉开关连接到共享数据存储器，指令缓存连接到共享程序存储器，指令总线采用流水的方式；该可重构的处理器包含两种工作模式：离散和重组模式；重组模式将运算宏及指令流水进行重组，构建不同规模的逻辑核。本发明还提供了一种重构方法。本发明的优点在于：针对不同应用需求，进行处理器结构重组，实现不同应用特征下的计算平台通用化，统一处理器架构，方便用户学习。

技术领域

本发明涉及一种可重构的处理器架构，属微处理器设计技术领域。

背景技术

现代信号处理应用中，任务级并行与数据级并行两种处理模式两极分化的情况日益严重。工程实现中，针对不同应用领域的要求，需构建不同的处理器硬件平台。面向任务级并行，需构建多核处理器平台，适应多任务并发的要求；而数据级并行，则需构建单核处理器平台，面向单任务应用，选择处理能力强的单核处理器搭建系统。任务需求的多样性，导致处理器架构繁多，用户学习实现不便。

具有可重构架构的处理器可针对不同应用需求，进行处理器结构重组，力求解决不同应用特征下，计算平台通用化的问题，是目前国内外研究热点。

发明内容

本发明的所要解决的技术问题在于提供一种在不同应用特征下，计算平台能够通用化的可重构的处理器架构。

本发明采用以下技术方案解决上述技术问题的：一种可重构的处理器架构，其内部包含4个指令缓存、16个运算宏、共享数据存储器、共享程序存储器及外设，所述16个运算宏通过4条指令总线连接到指令缓存，指令缓存连接到交叉开关，各外设也与交叉开关连接，运算宏、交叉开关连接到共享数据存储器，指令缓存连接到共享程序存储器，指令总线采用流水的方式；

该可重构的处理器包含两种工作模式：离散和重组模式；

离散模式：该模式下的处理器形成一个4核同构处理器，每核均包含4个运算宏，1个指令缓存及1条指令总线；

重组模式：该模式将运算宏及指令流水进行重组，构建不同规模的逻辑核，处理器内部根据需要选择是1个核，或者2个核、或者3个核或者4个核，每一个核内部的包含1-16个运算宏。

作为进一步具体的技术方案，每条指令总线一次能够发射8条48bit指令字，单指令最多能够驱动16运算宏参与计算，内部不使用的指令流水和运算宏设置成低功耗模式。

作为进一步具体的技术方案，每个运算宏包含私有的数据存储器、分配译码逻辑、运算部件及直接内存存取控制器；

运算部件由一个128*32bit字的本地通用寄存器组、8个算数逻辑单元、8个乘法器、4个移位器和1个超算器构成，支持16bit、32bit、单精度和双精度浮点格式数据计算，通用寄存器作为数据暂存设备负责运算部件与宏内私有数据存储器之间的数据交互，运算宏内部包含3条独立的64bit数据总线。

作为进一步具体的技术方案，所述可重构的处理器架构的指令总线采用流水方式，共15级，划分为前段和后段两个部分，前段7级流水，后段8级，其中，指令总线前段为逻辑核的公共部分，每个逻辑核1条共4条；指令总线后段处于每个运算宏的内部，为每个运算宏私有，共16条。

作为进一步具体的技术方案，数据及程序均按照32bit的位宽进行存储，采用字节编址，处理器采用48bit指令集，机器码位宽均为48bit，逻辑核每个时钟周期最多接收8条48bit单字指令，所有子程序及中断服务程序的入口地址均为16个32bit字对齐。