[发明专利]半导体结构的形成方法

说明书

一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有高K介质材料层以及位于高K介质材料层上的伪栅材料层；在刻蚀腔内侧壁表面形成第一硅氧氯层；在形成第一硅氧氯层后，将半导体衬底置于刻蚀腔中；在将半导体衬底置于刻蚀腔中后，刻蚀去除部分所述伪栅材料层，形成伪栅；在形成伪栅后，在所述刻蚀腔的内侧壁表面以及伪栅的侧壁表面形成第二硅氧氯层；在形成第二硅氧氯层后，以所述伪栅为掩膜，刻蚀所述高K介质材料层，在伪栅底部形成高K栅介质层。本发明的方法保证工艺稳定性的同时，防止刻蚀腔内侧壁的损伤。

技术领域

本发明涉及半导体制作领域，特别涉及一种半导体结构的形成方法。

背景技术

金属-氧化物-半导体晶体管(MOS晶体管)是构成集成电路尤其是超大规模集成电路的主要器件之一。自MOS晶体管发明以来，其几何尺寸按照摩尔定律一直在不断缩小，目前其特征尺寸已发展进入深亚微米以下。在此尺度下，器件的几何尺寸按比例缩小变得越来越困难。另外，在MOS晶体管器件及其电路制造领域，最具挑战性的是传统CMOS工艺在器件按比例缩小过程中，由于二氧化硅栅介质层高度减小所带来的从栅极向衬底的漏电流问题。

为解决上述漏电问题，目前MOS晶体管工艺中，采用高K栅介质材料代替传统的二氧化硅栅介质，并使用金属作为栅电极，两者配合使用以避免栅极损耗以及硼渗透所导致的漏电流问题。

目前制备金属栅极的工艺主要有两种方法，分别是“先栅极”和“后栅极”。“后栅极”又称为伪栅，使用该工艺时高介电常数栅介质层无需经过高温步骤，所以阈值电压VT偏移很小，芯片的可靠性更高。因此，后栅极工艺得到更广泛的应用。

现有技术提供了一种形成金属栅极的方法，包括：提供半导体衬底；形成覆盖所述半导体衬底表面的高K栅介质材料层；高K栅介质材料层上形成伪栅；以所述伪栅为掩膜刻蚀所述高K栅介质材料层，在所述伪栅底部形成高K栅介质层；形成覆盖所述半导体衬底和伪栅侧壁的层间介质层，层间介质层的表面与伪栅的顶部表面齐平；去除所述伪栅，形成凹槽；形成填充满凹槽的金属栅极。

但是现有技术形成的金属栅极的工艺稳定性仍有待提升。

发明内容

本发明解决的问题是怎样提高形成金属栅极的工艺稳定性。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供半导体衬底，所述半导体衬底上形成有高K介质材料层以及位于高K介质材料层上的伪栅材料层；

在刻蚀腔内侧壁表面形成第一硅氧氯层；

在形成第一硅氧氯层后，将半导体衬底置于刻蚀腔中；

在将半导体衬底置于刻蚀腔中后，刻蚀去除部分所述伪栅材料层，形成伪栅；

在形成伪栅后，在所述刻蚀腔的内侧壁表面以及伪栅的侧壁表面形成第二硅氧氯层；

在形成第二硅氧氯层后，以所述伪栅为掩膜，刻蚀所述高K介质材料层，在伪栅底部形成高K栅介质层。

可选的，所述第一硅氧氯层的厚度为2nm～20nm，第一硅氧氯层的材料为SixOyClz，其中x＝1，y＝1～3，z＝1～3。

可选的，形成第一硅氧氯层采用的源气体为SiCl₄和O₂，SiCl₄的流量为10～100SCCM，O₂的流量为20～200SCCM，刻蚀腔中源功率为100～1000W，刻蚀腔中偏置电压0～50V，刻蚀腔压力为2～50mtorr。

可选的，所述第二硅氧氯层的厚度为1～3nm，第二硅氧氯层材料为SixOyClz，其中x＝1，y＝1～3，z＝1～3。