[发明专利]用以改善在处理器中重新执行加载的装置与方法

说明书

一装置包括第一保留站和第二保留站。第一保留站派送第一加载微指令，且若第一加载微指令是指示从多个规定的资源的其中一个而非从核心上的高速缓存上撷取操作数的规定的加载微指令，在保留总线进行侦测和指示。第二保留站耦接至保留总线，且在第一数量的时钟周期之后，派送和第一加载微指令相依的一或多个新微指令以进行执行，以及若在保留总线上指示了，第一加载微指令是规定的加载微指令，第二保留站缓存新微指令的派送，直到第一加载微指令取得操作数。规定的资源包括经由存储器总线耦接至乱序处理器的系统存储器。

技术领域

本发明主要有关于一微电子领域的技术，特别有关改善在一乱序(out-of-order)处理器中重新执行加载的一节能机制。

背景技术

机体装置技术在过去四十年迅速地发展。尤其在微处理器的发展，从4位、单一指令、10微米装置开始，随者半导体生产技术的进步，使得设计者能够设计出在架构和密度越来越复杂的装置。在80和90年代所谓的管线微处理器(pipeline microprocessor)和超纯量处理器(superscalar)，发展成可在单一芯片上包含百万颗晶体管。20年后的现今，64位、32-纳米装置已被量产，其在单一芯片上具有十亿颗晶体管，且包含多个微处理器核心(microprocessor core)来处理数据。

除了指令平行应用在现今的多核心处理器(multi-core processor)，乱序执行(out-of-order execution)机制也被广泛的使用。根据乱序执行规则，指令以队列的方式储存在保留站(reservation station)以供执行单元来执行，且只有因为是旧指令(olderinstruction)的执行，而在等候操作数(operand)的那些指令，才会被拦截到保留站，没有在等候操作数的指令则会直接被派送去执行。接下来，执行的结果会被依适当的顺序以队列的方式排列并放回缓存器。传统上在处理器阶段(processor stage)，会被称为收回状态(retire state)。因此，指令并未依照原先程序的顺序来执行。

因为除了在闲置的状态，执行单元可用以当旧的指令在等候其操作数时，执行新的指令(younger instruction)，因此乱序执行改善了庞大流量的问题。如同此领域具有通常知识者所了解的，指令不会总是成功地执行，因此当给定的指令无法成功地执行时，那个指令和其它新的指令就必须被重新执行。因为目前的机制，处理器会停止目前的执行，退回机器状态(machine state)至无法成功执行指令之前的时间点，且重新执行未成功执行的指令和在未成功执行的指令被派送前已派送或未派送的所有新的指令，因此这样的概念被称为“重新执行(replay)”。

然而，重新执行是一例外情况(exceptional case)，且重新执行的性能影响通常是可忽略的。然而，缓存在保留站直到获得其操作数的缓存指令的性能影响则很大，微处理器的设计者已发展了加速技术，以允许当在执行前，有很高的可能性可取得指令的操作数时，特定的指令会先被派送。不仅特定的指令会被派送，运行的机制可适当地及时提供这些指令所需的操作数。

在这应用中提出了一种加速技术，在此加速技术中，在其执行会导致从高速缓存查询操作数的加载指令被派送后，需要被假设有很高的机率存在在核心上的高速缓存的操作数的新的指令，会根据规定的数量的时钟周期被派送。因此，当加载指令被派送时，多个在等待操作数的新指令会被安置在各自的保留站中，直到所规定的数量的时钟周期结束，然后新指令会被派送，以进行具有高确定性的执行，也就是新指令将可取得其所需的操作数。