[发明专利]半导体结构的形成方法

说明书

本发明提供一种半导体结构的形成方法，包括：在栅极层上形成第一硬掩膜层之后，去除第二区域的第一硬掩膜层，保留第一区域的第一硬掩膜层，并在第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层。因此，当第二硬掩膜层不经过刻蚀减薄而直接作为第三栅极下方的绝缘介质层保留下来时，其厚度不至于过大而影响存储器的性能。此外，在对第一硬掩膜层、第二硬掩膜层和栅极层进行刻蚀之前，在第二硬掩膜层上涂布抗反射涂层。抗反射涂层可以在刻蚀过程中保护第二区域的第二硬掩膜层，保证第二硬掩膜层的均匀性。从而增加第三栅极下方的绝缘介质层的均匀性，进而改善存储器件的性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

多次可编程(More Time Programming，MTP)存储器件的制备工艺能与逻辑电路耦合，且成本较低，因而得到广泛应用。MTP器件包括：存储管和控制管，有的多次可编程存储器还具有选择管。

图1～图5示出现有技术一种半导体结构的形成方法中各步骤的结构示意图。

请参考图1，提供衬底100，所述衬底100包括用于形成逻辑器件的第一区域I和用于形成存储器件的第二区域II。继续参考图1，在衬底100上形成第一栅极层101并在第一栅极层101上形成硬掩膜层102。

参考图2，图形化第一区域I和第二区域II的硬掩膜层102，在第一区域I形成第一栅极硬掩膜并在第二区域II形成第二栅极硬掩膜和第三栅极硬掩膜。

继续参考图2，以所述第一栅极硬掩膜、第二栅极硬掩膜和第三栅极硬掩膜为掩膜刻蚀所述第一栅极层101(如图1所示)，在第一区域I衬底100上形成第一栅极110，并在第二区域II衬底100上形成第二栅极120和第三栅极130。

请参考图3，在第一栅极110、第二栅极120和第三栅极130上形成第二栅极层104。

请参考图4，图形化所述第二栅极层104，位于第二栅极120上方的第二栅极层104形成第四栅极140。去除第一栅极110、第三栅极130上的硬掩膜层102。

请参考图5，对衬底100进行掺杂，以形成位于第一区域I的用作逻辑器件的第一晶体管，以及位于第二区域II的用做存储器件的第二、第三晶体管。

继续参考图5，在第一晶体管的漏极区和第四栅极140上形成插塞105。

然而，现有技术形成的MTP器件具有耦合效率低、擦除速度慢的缺点。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，能够提高存储器的擦除速度。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供衬底，所述衬底包括用于形成逻辑器件的第一区域和用于形成存储器件的第二区域；在所述衬底上形成栅极层；在所述栅极层上形成第一硬掩膜层；

去除第二区域的所述第一硬掩膜层，保留所述第一区域的第一硬掩膜层；

在剩余第一硬掩膜层和所述第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层；在所述第二硬掩膜层上涂布抗反射涂层；

图形化所述第一区域的第一硬掩膜层、第二硬掩膜层和抗反射涂层，在所述第一区域形成第一栅极硬掩膜；

图形化所述第二区域的第二硬掩膜层和抗反射涂层，在所述第二区域形成第二栅极硬掩膜；