[发明专利]一种模拟集成电路优化方法和系统

说明书

本发明实施例公开了一种模拟集成电路优化方法和系统，所述方法通过采用电路级模拟程序对所述新一代种群进行仿真，得到所述新一代种群中各个个体的电路性能指标的同时，所述采用SPICE模型和高斯过程回归利用SPICE仿真器对新一代种群进行蒙特卡罗分析估算得到良率估计值；使得在种群进化过程中同时将电路的性能指标和良率作为约束条件参与到进化算法当中，从而解决了现有技术中最终决策时存在良率低的问题。

技术领域

本发明涉及电子设计自动化(EDA)技术领域，更具体地说，涉及一种模拟集成电路优化方法和系统。

背景技术

随着集成电路技术不断向纳米级先进节点工艺推进，模拟集成电路设计面临的挑战也更为突出。一方面应用需求要求模拟集成电路单元具有更复杂的功能、更优越的性能、更小的面积和更小的功耗。例如，用于4G通信的射频电路单元可能需要在兼容LTE、GSM、蓝牙等多种标准的同时又要求具有较小的面积和较低的功耗。因此，设计者需要同时考虑多个带约束条件的设计目标，例如这些目标可以包括：电路性能、功耗和面积(PPA)等。并且这些目标中有的目标还有可能是互斥的。另一方面由于纳米级集成电路制造中的工艺涨落、版图依赖效应和互连寄生效应等问题，使得设计者在设计阶段除了面对晶体管的栅长(L)、栅宽(W)、偏置电压电流等设计变量外，还需要考虑工艺涨落对良率的影响以及版图依赖效应等对电路性能的影响。

如此复杂的设计如果想要通过基于经验及大量迭代的传统设计方法找到最优设计几乎是不可能的，尤其是在小尺寸的纳米工艺中，其制造工艺(如光刻、离子注入、氧化、化学机械抛光等)精度的控制变得非常困难，在工艺涨落比较显著而且不可避免的情况下，不能正确评估工艺涨落的对电路的影响将导致良率下降，产品上市延迟等问题。上述两方面的挑战可以归纳为如何更好更快地解决基于大量的设计变量和工艺涨落的约束多目标优化(MOO)问题，即：

最小或最大化

约束条件

其中，和代表与电路的性能、面积、良率或功耗有关的函数。x₁...x_m表示设计变量。

经过对A New Approach for Combining Yield and Performance inBehavioural Models for Analogue Integrated Circuits以及An Automated DesignMethodology for Yield Aware Analog Circuit Synthesis in Submicron Technology的论文进行分析，现有技术中在解决基于大量的设计变量和工艺涨落的约束多目标优化(MOO)问题过程中常用的模拟集成电路快速设计与优化方法，可归纳为步骤S101-S108，步骤101：获取初始电路网表和晶体管统计模型；步骤S102：对所述初始电路网表和晶体管统计模型分析得到设计变量、优化目标及约束条件；步骤S103：依据所述设计变量的范围随机产生初始种群；步骤S104：更改所述设计变量，依据更改后的所述设计变量生成所述初始种群中每个个体对应的电路网表，所述电路网表代表新一代种群；步骤105：通过采用电路级模拟程序(Simulation program with integrated circuit emphasis，SPICE)对所述第一代种群进行仿真，得到所述新一代种群中各个个体的电路性能指标，如电路性能、面积、功耗等指标；步骤S106：依据所述电路性能指标采用进化算法对所述新一代种群进行进化得到下一代种群；步骤S107：根据预设的最大进化代数判断所述下一代种群进化是否结束，如果是，执行步骤S108，否则继续执行步骤S104；步骤S108：生成当前种群对应的Pareto最佳解集，对得到的Pareto最佳解集进行蒙特卡罗分析，得到良率估计值；步骤S109：依据Pareto最佳解集进行决策并验证。