[发明专利]基于CPLD的光电码盘正交脉冲任意小数分频方法

说明书

技术领域

本发明涉及一种光电码盘正交脉冲任意小数分频方法，具体涉及一种基于CPLD的 光电码盘正交脉冲任意小数分频方法，计算机软件领域。

背景技术

在伺服系统位置控制中，为构成全闭环需将电机位置信号反馈至上位机，以便显 示伺服电机的运行状态和监控其运行；但在通常情况下，码盘信号的频率较高，上位机无法 直接接收，必须对码盘的正交脉冲进行分频处理后再反馈给上位机，而且要保证在电机频 繁正反转切换时不丢失脉冲并保证方向正确。由于在某些场合中，码盘输出脉冲频率与上 位机所接收的脉冲频率不是整数倍关系，所以简单的整数分频不能满足实际应用，必须设 计小数分频。

在常规的小数分频的设计中，主要采用的是双模前置小数分频。其主要思想是：假设分频比为，先选择分频输出个脉冲，接着选择分频输出个脉冲，然后再选择分频输出个脉冲，如此循环。这种小数方法存在比较严重的缺点：由于硬件电路的延时，在分频和分频的切换点上，可能产生毛刺；当分频比时，其分频后脉冲的占空比将无法保证为50%和75%；为实现任意小数分频，消耗的CPLD资源相对较多。

中国专利CN101789781A“基于FPGA的任意数值分频器实现方法”，该发明实现了利 用FPGA和外围矩阵电路实现了任意数值分频，其中包括小数分频，同时克服了在分频切换 点上可能产生毛刺的问题。但是该发明是针对单路脉冲分频进行设计的，而且在实现过程 中消耗了大量的逻辑资源：225个LE。另外，该发明罗列了各种类型的分频，包括偶数分频、 奇数分频、小数分频，貌似功能齐全，但是其分频本质是一样的，其做法不仅增加了操作的 复杂性，也增加了资源的消耗。

发明内容

本发明为解决现有基于FPGA的任意数值分频器实现方法在实现过程中消耗了大 量的逻辑资源，且增加了操作复杂性和资源消耗的问题，进而提出基于CPLD的光电码盘正 交脉冲任意小数分频方法。

本发明为解决上述问题采取的技术方案是：本发明所述方法的具体步骤如下：

步骤一、伺服驱动器上电时，读取存储在E2PROM里的分频比值；

步骤二、伺服电机启动后，伺服系统主控单元DSP在每个位置环周期内通过QEP模块对 码盘脉冲进行4倍频计数及方向鉴定；

步骤三、根据步骤二中4倍频计数值和分频比值计算该位置环周期内CPLD应该输出的 脉冲数目和相应周期，该过程的公式如下：

其中，为位置环周期内伺服系统主控单元DSP的QEP模块计数值；

为分频比；

、为CPLD输出脉冲的总时间、CPLD系统时钟频率；

、为分频后脉冲数目及其四分之一周期值；

为分频后脉冲滞留数；

步骤四、伺服系统主控单元DSP通过SPI总线将获得的分频后脉冲信息发送给CPLD；

步骤五、CPLD在接收伺服系统主控单元DSP传输来的分频信息后，即按照正交脉冲的特 性在0.95ms内产生方向和数目固定的正交脉冲。

本发明的有益效果是：1、本发明在实现过程中不存在分频比的切换问题，所以不 存在在分频比切换点产生毛刺的问题；2、本发明中DSP按照流程图计算分频脉冲的脉冲数 和相应周期值，从而确保了在分频比比较大且电机频繁正反转切换的情况下不丢失脉冲。 3、本发明为实现码盘脉冲任意小数分频功能，消耗EPM3256器件的宏单元124个，比中国专 利CN101789781A“基于FPGA的任意数值分频器实现方法”以及双模前置小数分频消耗的资 源少。

附图说明

图1是本发明的分频信息计算流程图。

具体实施方式

具体实施方式一：结合图1说明本实施方式，本实施方式所述基于CPLD的光电码盘 正交脉冲任意小数分频方法是通过如下步骤实现的：

步骤一、伺服驱动器上电时，读取存储在E2PROM里的分频比值；

步骤二、伺服电机启动后，伺服系统主控单元DSP在每个位置环周期内通过QEP模块对 码盘脉冲进行4倍频计数及方向鉴定；

步骤三、根据步骤二中4倍频计数值和分频比值计算该位置环周期内CPLD应该输出的 脉冲数目和相应周期，该过程的公式如下：

其中，为位置环周期内伺服系统主控单元DSP的QEP模块计数值；

为分频比；

、为CPLD输出脉冲的总时间、CPLD系统时钟频率；