[发明专利]一种比特同步方法及装置

说明书

本发明公开了一种比特同步方法及装置，所述比特同步方法包括如下步骤：在进行比特同步时，利用预设的前导序列，进行多符号累加信号、搜索峰值和谷值及其对应的位置、环路滤波以及更新定时位置，然后，利用更新后定时位置，重复上述四个步骤，直到所述前导结束；其中，所述前导序列设定为{101010…10}或者{010101…01}序列。本发明所述比特同步方法利用前导的预设数据进行定时计算，方法简单，计算量小，提高了定时效率和精度。与方法相对应地，本发明还提供了一种比特同步装置。

技术领域

本发明涉及比特同步方法及装置，更具体地涉及一种基于前导的定时更精确、效率更高的比特同步方法与装置。

背景技术

在通信系统如FSK(Frequency-shift keying，频移键控)或OOK(On-Off Keying，二进制启闭键控)系统中，往往需要从解调后的信号中恢复出发射信号的时钟，找出发送比特判决的最佳时刻，这就是比特同步。当判决时刻确定后，对相应解调信号做判决，恢复出发送的信息比特。比特同步的精度直接影响接收机的性能。

常用的实现比特同步的方法有插入导频法和直接法。插入导频法是在基带信号频谱的零点插入所需的比特定时导频信号；直接法则是在发端不专门发送导频信号，而直接从接收的数字信号中提取比特同步信号。直接提取位同步的方法又分滤波法和锁相环法，锁相环法通常又分为两类：一类是用环路中误差信号连续的调整位同步信号的相位，属于模拟锁相法；另有一类是数字锁相环位同步法，采用的是高稳定度的振荡器，用从相位比较器获得的与同步误差成比例的误差信号来调整输出的同步信号。其中，滤波器法考虑到窄带滤波器是卷积计算，且滤波器计算中包含若干乘法，所以从计算量比较大。锁相环法，以数字锁相法为例，其结构包括高稳定度振荡器(晶振)、分频器、相位比较器和控制电路，结构比较复杂。

发明内容

本发明的目的是提供一种将定时算法与前导数据结合到一起的比特同步方法及装置，其结构简单，算法简单且计算量小，提高定时精度，增强通信的可靠性。

为实现本发明的目的，本发明提供了一种比特同步方法及装置。本发明，其预设使用{101010…10}或者{010101…01}序列作为前导，提出一种比特同步方法与装置，通过检测前导同步头序列确定定时同步位置。

本发明所述的比特同步方法，其包括如下步骤：

步骤S100，在进行比特同步时，利用前导序列，对解调后的过采样信号中偶数倍符号长度内的采样点，进行多符号累加信号处理，得到单次累加数据；

步骤S200，将所述单次累加数据，进行搜索其峰值和谷值、以及所述峰值和所述谷值对应的定时位置；并对所述峰值和所述谷值对应的定时位置进行环路滤波和更新定时位置；

步骤S300，利用所述步骤S200得到的更新后定时位置作为新的采样点，重新执行步骤S100～S200，直到前导过程结束；

其中，所述前导序列为{101010…10}或者{010101…01}序列。

其中，所述进行多符号累加信号处理，包括如下步骤：

根据前导序列，对解调后的过采样信号中偶数倍符号长度内的采样点，分别以2倍符号长度间隔做累加，单次累加点的个数自由配置。

其中，所述步骤S200中，所述进行搜索其峰值和谷值、以及所述峰值和所述谷值对应的定时位置，包括如下步骤：

对所述单次累加数据搜索所述单次累加数据对应的信号内的峰值和谷值，并得到峰值对应的定时位置pk_idx_n和谷值对应的定时位置val_idx_n，其中n≥1。

其中，所述步骤S200中，对所述峰值和谷值对应的定时位置进行环路滤波，包括如下步骤：