[发明专利]使用可配置个体时间延迟对数据总线信号的最佳采样

说明书

本公开的各实施例总体上涉及使用可配置个体时间延迟对数据总线信号的最佳采样。具体地，方法包括接收要以共同采样时序采样的逻辑信号的组。针对组中的相应逻辑信号选择个体时间延迟，个体时间延迟单独地将逻辑信号中的每个逻辑信号对准到共同采样时序。逻辑信号中的每个逻辑信号被延迟所选择的相应个体时间延迟，并且以共同采样时序对经延迟的逻辑信号的整个组进行采样。

相关申请的交叉引用

本申请要求2014年12月5日提交的美国临时专利申请62/088,033、2014年12月8日提交的美国临时专利申请62/088,860、2014年12月8日提交的美国临时专利申请62/088,876、2014年12月8日提交的美国临时专利申请62/088,891、以及2014年12月8日提交的美国临时专利申请62/088,911的权益，它们的公开内容通过引用并入于此。

技术领域

本公开总体上涉及总线接口，并且具体涉及用于补偿总线接口信号中的时序偏斜的方法和设备。

背景技术

数据总线接口用于在诸如处理器和存储器设备之类的各种各样的电子设备中交换数据。例如，同步动态随机存取存储器(SDRAM)设备使用具有(除其它信号外)数据(DQ)和数据选通(DQS)信号的并行数据总线。各种类型的SDRAM设备和相应总线接口普遍使用。例如，JEDEC固态技术协会已在2013年11月按照JEDEC标准JESD79-4A指定了称为“DDR4SDRAM”的第四代双数据速率(DDR4)SDRAM设备，通过引用将其引入于此。

上面的描述作为对这一领域中的相关技术的一般概述给出，并且不应被解释为承认其包含的任何信息构成抵触本专利申请的现有技术。

发明内容

本文中描述的实施例提供包括接收要以共同采样时序采样的逻辑信号的组的方法。针对组中的相应逻辑信号选择个体时间延迟，个体时间延迟单独地将逻辑信号中的每个逻辑信号对准到共同采样时序。逻辑信号中的每个逻辑信号被延迟所选择的相应个体时间延迟，并且以共同采样时序对经延迟的逻辑信号的整个组进行采样。

在一些实施例中，选择个体时间延迟包括针对每个逻辑信号标识其中逻辑信号有效的相应时序窗口，并且基于针对逻辑信号标识的时序窗口而选择个体时间延迟。在示例实施例中，选择个体时间延迟包括将时序窗口中的每个时序窗口居中于共同采样时序。

在公开的实施例中，选择个体时间延迟包括响应于检测到不可能将所有时序窗口居中于共同采样时序，选择共同采样时序和个体时间延迟，使得(i)时序窗口与共同采样时序重叠，并且(ii)共同采样时序与时序窗口的边缘分开至少预定义时间余量。在实施例中，选择个体时间延迟包括选择共同采样时序和个体时间延迟使得时序窗口与共同采样时序重叠。

在一些实施例中，将逻辑信号延迟由具有有限延迟范围的可配置延迟元件来执行，并且选择个体时间延迟包括探明个体时间延迟全部都在有限延迟范围内。在实施例中，选择个体时间延迟包括：针对可能供应电压的集，标识其中至少预定义数目的逻辑信号有效的相应时序窗口；以及设置个体时间延迟以便将共同采样时序定位在由时序窗口在电压-时序平面中形成的二维区域的形心。

在实施例中，接收逻辑信号包括接收来自存储器设备的数据(DQ)信号。在实施例中，接收逻辑信号包括接收来自存储器设备的至少一个数据选通(DQS)信号。

依照本文中描述的实施例，附加地提供包括校准器和采样器的装置。校准器被配置为接收要以共同采样时序采样的逻辑信号的组，被配置为针对组中的逻辑信号选择单独地将逻辑信号中的每个逻辑信号对准到共同采样时序的相应个体时间延迟，并且被配置为将逻辑信号中的每个逻辑信号延迟所选择的相应个体时间延迟。采样器被配置为以共同采样时序对经延迟的逻辑信号的整个组进行采样。

附图说明