[发明专利]高速数据接口主机端控制器

权利要求书

1.一种高速数据接口主机端控制器，其特征在于，包括：

逻辑物理层以及多个电子物理层，其中，该逻辑物理层提供多组低速数据， 再分别由对应的所述电子物理层转换为高速数据，并分别传递至多个外部装置 之一，且所述电子物理层各自对应多个时钟信号之一操作；

多工器，接收所述电子物理层所对应的所述多个时钟信号，以输出共同时 钟信号供该逻辑物理层据以提供所述多组低速数据；以及

跨时域数据传输模块，耦接于所述逻辑物理层与所述电子物理层之间，根 据该共同时钟信号读入该逻辑物理层提供的所述多组低速数据，并根据所述外 部装置所对应的所述电子物理层对应的所述时钟信号输出所述多组低速数据至 对应的所述电子物理层。

2.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该跨时域数据传输模块还为所述外部装置各自提供缓存，用以缓存对应的 所述外部装置所对应的所述电子物理层所对应的所述多组低速数据。

3.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该多工器以所述电子物理层中最靠近该逻辑物理层的最近电子物理层所对 应的所述时钟信号作为该共同时钟信号。

4.根据权利要求3所述的高速数据接口主机端控制器，其特征在于，所述 多个时钟信号的频率相同。

5.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该跨时域数据传输模块至该逻辑物理层的走线距离短于所述电子物理层中 最靠近该逻辑物理层的最近电子物理层至该逻辑物理层的距离；且

该跨时域数据传输模块至该最近电子物理层的走线距离短于该最近电子物 理层至该逻辑物理层的距离。

6.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该逻辑物理层以并行方式提供所述多组低速数据至该跨时域数据传输模 块；

该跨时域数据传输模块以并行方式发送所述多组低速数据至所述电子物理 层；且

所述电子物理层分别将所述多组低速数据自并行低速数据转换为串行高速 数据后才传输至所述外部装置。

7.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

所述电子物理层中至少其中一个所连接的所述外部装置为多个。

8.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该多工器将所述电子物理层对应的所述时钟信号中频率最高的作为该共同 时钟信号。

9.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该逻辑物理层包括第一分频器，分频该共同时钟信号以得到多个分频共同 时钟信号；且

该逻辑物理层根据所述分频共同时钟信号对应地提供所述多组低速数据， 其中，所述各组低速数据对应的所述分频共同时钟信号的时钟频率与对应的所 述外部装置对应的所述电子物理层对应的所述时钟信号的时钟频率相同。

10.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该跨时域数据传输模块包括第二分频器，分频该共同时钟信号以得到多个 分频共同时钟信号；且

该跨时域数据传输模块根据所述分频共同时钟信号对应地将所述多组低速 数据读入，其中，所述多组低速数据对应的所述分频时钟信号的时钟频率与对 应的所述外部装置所连接的所述电子物理层对应的所述时钟信号的时钟频率相 同。