[发明专利]数据帧队列管理方法

说明书

技术领域

本发明关于通信数据传输领域中数据缓存与队列管理的方法。

背景技术

在通信系统中，链路层数据复接时需要将多个上层NDU(Network-layerDataUnit)数据帧封装为物理层传输的LDU(Link-layerDataUnit)数据帧。通常物理层的数据率是恒定的，而来自用户的NDU速率是变化的，需要在通信系统的链路层对NDU数据帧进行缓存，因此需要对数据帧的队列进行管理。传统的数据队列管理通常在CPU中实现。虽然运行于CPU的高级语言在队列管理方面比较成熟，但对于当前通信系统的速率越来越高，实时性越来越强的环境下，采用CPU高级语言对数据帧的队列管理已不在适应。为了提高链路层的速度和减小时延将数据队列管理可以放到现场可编程逻辑门阵列FPGA中实现。虽然采用硬件逻辑电路实现各种功能的FPGA具有并行快速等特点，比较容易实现定长的数据帧队列管理，但其开发语言不如运行CPU上的高级语言灵活。比如，《电子技术应用》2012年38期中公开了《星载交换机中高性能队列管理器的研究与实现》,该方法采用虚拟输出排队机制改善输入缓存中存在的队头阻塞问题；使用前向地址指针pre_addr和后向地址指针nxt_addr控制信元的写入和读出。在FPGA中采用索引结构，建立索引表存储每个数据帧的首地址和尾地址，通过首尾地址来检索数据帧，其能够达到星载交换机的队列时延要求，具有较高的交换性能及稳定性,但实现比较复杂耗费资源也较多。

发明内容

本发明的目的是针对上述现有技术存在的不足之处，提供一种具有实现简单，消耗FPGA资源少，无需首尾地址来检索数据帧的数据队列管理方法。

本发明的上述目的可以通过以下措施来达到，一种数据帧队列管理方法，其特征在于包括如下步骤：采用FPGA内部先进先出FIFO存储缓冲区存储数据帧；数据帧队列管理装置采用标识位来标识帧头帧尾，在数据帧中每一个元素配一个能够标识出数据帧的帧头和帧尾的帧标识，数据帧队列管理装置将数据帧元素和帧标识一并存入FIFO存储缓冲区；然后通过FPGA的帧计数器统计数据帧队列的帧数，得到帧计数值；数据帧队列管理装置读控制器接收完一帧数据后，通过帧计数器将帧计数值加1，输出一帧数据后，将帧计数值减1；数据帧输出时，数据帧队列管理装置读控制器从FIFO中读取帧标识和数据帧元素中，通过帧标识判读数据帧的帧头和帧尾，取出完整的帧数据输出。

本发明相比于现有技术具有如下有益效果。

实现简单。本发明的数据帧队列管理,采用FPGA内部先进先出FIFO存储缓冲区存储数据帧，实现简单。

消耗FPGA资源少。本发明采用读控制器数据帧队列接收完一帧数据后，帧计数器将帧计数值加1，本发明的数据帧队列管理装置输出一帧数据后，将帧计数值减1，数据帧输出时，读控制器从FIFO中读取帧标识和数据帧元素中，通过帧标识判读数据帧的帧头和帧尾，取出完整的帧数据输出。由于FPGA内部FIFO的位宽为9N比特，通常数据帧位宽为8N(N为自然数)，多余的N比特被浪费掉，本发明巧妙的利用多余的比特存储标识位，因此节省了FPGA资源。

无需首尾地址来检索数据帧。本发明的数据帧队列管理装置采用标识位来标识帧头帧尾，数据帧中每一个元素配一个能够标识出数据帧的帧头和帧尾的帧标识，将数据帧元素和帧标识一并存入FIFO存储缓冲区；然后通过FPGA的帧计数器统计数据帧队列的帧数，得到帧计数值；不需要通过首地址和尾地址来索引帧头和帧尾，因此可以适用于定长或者变长的数据帧队列管理。

附图说明

图1是本发明数据帧队列管理装置数据帧队列输入输出流程示意图。

图2是本发明数据帧队列在FPGA内部FIFO存储的数据结构。

图3是本发明帧标识为2比特时FPGA内部FIFO存储的数据结构示例。

图4是本发明帧标识为1比特时FPGA内部FIFO存储的数据结构示例。

图5本发明数据帧队列管理装置在FPGA内的实现框图。

图6是本发明数据帧队列的输入时序图。

图7是本发明数据帧队列的输出时序图。

具体实施方式

下面结合附图及具体实施例对本发明再作进一步详细说明。