[发明专利]基于8b/10b编码规范的8b/10b编码生成集实现方法

说明书

本发明提供了一种基于8b/10b编码规范的8b/10b编码生成集实现方法，包括：对8b/10b编码码表中的码字进行编码并对编码结果的极性状态进行标记；根据8b/10b编码规范，建立16b/20b编码的游程受限约束关系，形成16b/20b编码的游程受限约束表；对16b/20b编码的游程受限约束表进行查表、翻转和替换操作，完成16b/20b编码。本发明具有逻辑简单开销低、速度快传输带宽高优点；通过将本发明16b/20b编码技术方案的CRD计算提前至编码器之前并增加一级同步延迟时钟，本发明技术方案可推广至32b/40b等更大规模8b/10b编码生成集实现。

技术领域

本发明涉及数字通讯技术领域，具体地，涉及一种基于8b/10b编码规范的8b/10b编码生成集实现方法。

背景技术

8b/10b编码制式由IBM在1982年发明，广泛应用于诸如G/XGbps以太网、光纤通信、服务器网络、FICON、IEEE1394b、InfiniBand等结构中。编码的主要目的是将串行数据的位发送时钟嵌入到串行位流中，在链路上省去随数据一起发送的时钟信号线，从而避免高频时钟信号产生的EMI噪声。8b/10b编码器保证发送位流中不会出现含有多于5个连续的1或0，并且同时保证在任意时间检测尺度内，0或者1数目的差值不会超过5。8b/10b编码器保证每个10位符号中含有相近的1、0个数，且连同10位符号给出当前流动差异CRD(currentrunning disparity)。CRD反映了自从链路初始化以来发送链路所发送的1和0个数的差异，然后8b/10b编码器根据CRD选取下一个字符的两个10位编码之一输出，目的是保持被发送的1和0的个数尽可能地接近相等，维持发送信号上1和0个数的平衡，以此维持信号的直流平均值为信号阀值电压的一半，使接收信号不含DC成分，减少位间干扰。因为通路信号是通过电容耦合的，如果信号所含DC成分高，通路耦合电容或内部的线电容被过充电，将会使信号不能从一种逻辑电平正确地切换到另一种。在具体实现方法上，8b/10b编码是将一组8位数据分解成高5位和低3位两组数据(假定编码顺序从高位到低位，同数据传输顺序)，分别编码为6位和4位的两组，然后合成为10位的编码，这样做的好处是将编码任务并行化，尽量减少组合逻辑延时，节省存储器空间，提高编码器性能。除以上提到的数据字编码过程，8b/10b编码规范还定义了12个特殊控制字符或称为有序集。由于控制字符比较少，可以不采用分组编码而作为一个整体进行编码。

申请号为200410002290.X的中国专利申请《基于8b/10b编码器的16b/20b编码器逻辑实现方法》中提到，由于DDR技术的出现，当8b/10b编码方案用于双沿器件时，会给硬件设计带来困难。具体表现是，双沿工作的8b/10b编码器本质上由两个分别工作于时钟上升沿和下降沿的单沿8b/10b编码器组合而成。每一个编码器的游程平衡偏移输出与另一个编码器的游程平衡偏移输入相连，从而实现游程偏移在时间上的相互继承。实现游程继承的这条连线实际上跨越两相时钟域，成为时序的关键路径。在时钟频率为100MHz的情况下，这条连线上的信号的送出延迟时间和输入建立时间之和必须小于5ns，两项操作如果按均分估算则各为2.5ns。2.5ns的建立时间要求在时钟周期为10ns的情况下明显苛刻，成为关键路径。为了解决这个问题，该中国专利申请提出了一种基于双8b/10b编码器的16b/20b编码器逻辑实现方法，技术方案是基于已有的8b/10b编码器(可编程逻辑器件供应商提供的成熟8b/10b IP-core)加一级编码前处理预测单元，用于提前生成游程平衡偏移以控制8b/10b编码器的游程偏移输入端，实现及时的正确编码。该中国专利申请同时在文中提到，采取基于已有的8b/10b IP-core，是为了减少设计开销和降低设计成本。由于该中国专利申请基于已有的8b/10b IP-core，存在如下缺陷：非完全自主知识产权，核心设计基于IP-core。

发明内容