[发明专利]一种流水线型ADC采样保持电路

权利要求书

1.一种流水线型ADC采样保持电路，其特征是：所述的采样保持电路由栅压自举采样开关电路、双相非交叠的时钟树电路、折叠式共源共栅运算放大器电路、辅助运算放大器电路组成。

2.根据权利要求1所述的一种流水线型ADC采样保持电路，其特征是：所述栅压自举采样开关电路是用在采样保持电路前端以提高采样信号线性度的开关电容电路。

3.根据权利要求1所述的一种流水线型ADC采样保持电路，其特征是：所述栅压自举采样开关电路中，M11在时钟Ø的控制下完成采样功能，保持阶段为高电平时，M3和M6导通，对电容C3充电，一直到C3的电压等于VDD。

4.根据权利要求1所述的一种流水线型ADC采样保持电路，其特征是：所述栅压自举采样开关电路的M8和M9在充电过程保持断开，M11的栅极依次经过M7和导通的M10接地，M11被隔离。

5.根据权利要求1所述的一种流水线型ADC采样保持电路，其特征是：所述栅压自举采样开关电路在时钟馈通效应中引入了输入信号的影响，使得原来的直流失调变为非线性误差，为此加入M12作为虚拟开关器件用来消除M11的时钟馈通效应中与输入相关的部分。

6.根据权利要求1所述的一种流水线型ADC采样保持电路，其特征是：所述栅压自举采样开关电路中，M1,M2,C1，C2构成电荷泵型栅压提升电路。

7.根据权利要求1所述的一种流水线型ADC采样保持电路，其特征是：所述双相非交叠的时钟树电路中，Ø_1P比Ø₁提前关断的时间，可以避免数字电路的噪声对采样保持电路的影响。

8.根据权利要求1所述的一种流水线型ADC采样保持电路，其特征是：所述折叠式共源共栅运算放大器结构将增益提升结构引入折叠式共源共栅运放中，在M7和M8的源级与栅极之间接入辅助运放A1，在M9和M10的源级和栅极之间接入辅助运放A2。

9.根据权利要求1所述的一种流水线型ADC采样保持电路，其特征是：所述辅助运算放大器同样采用折叠式共源共栅结构，其中A1用于驱动PMOS，输入电压较高，采用NMOS输入，A2用于驱动NMOS输入电平较低，采用PMOS输入。