[发明专利]一种对串行数据时钟进行数字锁相的方法及装置

权利要求书

1.一种对串行数据时钟进行数字锁相的方法，其特征在于，包括如下步骤：

A)在发送端对数字信号源产生的数字基带信号进行扰码处理得到串行码流信号；

B)所述发送端通过发送时钟信号将所述串行码流信号发送到接收端；

C)在所述接收端用接收时钟信号抽取接收到的所述串行码流信号的上升沿，恢复出与所述发送时钟信号同频同相的恢复时钟信号；所述接收时钟信号的频率等于所述发送时钟信号的频率的四倍；

D)利用所述恢复时钟信号将接收到的所述串行码流信号进行解扰码，得到所述数字基带信号。

2.根据权利要求1所述的对串行数据时钟进行数字锁相的方法，其特征在于，所述步骤A)进一步包括：

A1)设置第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第七D触发器；

A2)将所述数字信号源产生的数字基带信号与所述第二D触发器进行异或运算，并将运算结果发送给所述第三D触发器；

A3)将所述第五D触发器和第七D触发器进行异或运算，并将运算结果发送给第一D触发器；

A4)当所述发送时钟信号的上升沿到来时，触发所述第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第七D触发器移位，并通过所述第四D触发器输出所述串行码流信号。

3.根据权利要求1所述的对串行数据时钟进行数字锁相的方法，其特征在于，所述步骤C)进一步包括：

C1)在所述接收端用所述接收时钟信号抽取接收到的所述串行码流信号的上升沿，当所述串行码流信号的上升沿到来时，令一个相量为2的计数器清零，当所述接收时钟信号的上升沿到来时，令所述计数器加1；

C2)当计数器等于00或11时，将所述恢复时钟信号置为0，当所述计数器等于01或10时，将所述恢复时钟信号置为1。

4.根据权利要求1至3任意一项所述的对串行数据时钟进行数字锁相的方法，其特征在于，所述步骤D)进一步包括：

D1)设置第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器和第十三D触发器；

D2)将接收到的所述串行码流信号与所述第十三D触发器进行异或运算，并将运算结果作为所述数字基带信号；

D3)将所述第十D触发器和第十二D触发器进行异或运算，并将运算结果发送给所述第十三D触发器；

D4)当所述接收时钟信号的上升沿到来时，触发所述第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器和第十三D触发器进行移位，恢复出所述数字基带信号。

5.一种实现如权利要求1所述的对串行数据时钟进行数字锁相的方法的装置，其特征在于，包括：

扰码单元：用于在发送端对数字信号源产生的数字基带信号进行扰码处理得到串行码流信号；

串行码流信号发送单元：用于使所述发送端通过发送时钟信号将所述串行码流信号发送到接收端；

时钟恢复单元：用于在所述接收端用接收时钟信号抽取接收到的所述串行码流信号的上升沿，恢复出与所述发送时钟信号同频同相的恢复时钟信号；所述接收时钟信号的频率等于所述发送时钟信号的频率的四倍；

解扰码单元：用于利用所述恢复时钟信号将接收到的所述串行码流信号进行解扰码，得到所述数字基带信号。

6.根据权利要求5所述的装置，其特征在于，所述扰码单元进一步包括：

第一触发器设置模块：用于设置第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第七D触发器；

第一异或运算模块：用于将所述数字信号源产生的数字基带信号与所述第二D触发器进行异或运算，并将运算结果发送给所述第三D触发器；

第二异或运算模块：用于将所述第五D触发器和第七D触发器进行异或运算，并将运算结果发送给第一D触发器；

第一移位模块：用于当所述发送时钟信号的上升沿到来时，触发所述第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第七D触发器移位，并通过所述第四D触发器输出所述串行码流信号。