[发明专利]一种3DNand闪存设备及其制作方法

说明书

本发明公开了一种3D Nand闪存设备及其制作方法。该3D Nand闪存设备包括：P型衬底、多个阵列串、常规源线CSL，还包括：至少一层隔离层和至少一个P型阱区，其中：所述CSL形成于P型衬底内；在P型衬底上形成有多个阵列串，由第一介质层隔开，构成第一存储层；且在一个P型阱区上形成有多个阵列串，由第一介质层隔开，构成第i存储层，1<i≤M+1，M为所述3D Nand闪存中P型阱区的个数；所述隔离层与所述存储层交错堆叠。本发明的有益效果主要体现在：降低了沟道孔制作的难度及制作成本，提高了沟道孔的均匀度；也避免了直接叠加阵列串时阵列串之间沟道孔的交叠处对电场分布的影响，达到了低成本、高存储单元优良率扩大3D Nand闪存存储容量的目的。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种3D Nand闪存设备及其制作方法。

背景技术

Nand闪存是闪存存储器的一种，适用于大量数据的存储。自3D Nand闪存问世以来，3D Nand闪存的发展已成为趋势，图1为现有技术中一种3D Nand闪存设备的切面示意图，由图1可以看出，包括P型衬底10、常规源线(Common Source Line，CLS)11、第一介质层20、第二介质层21、存储层30、多晶硅40、多晶硅介质层41及连线50，其中，第二介质层21和存储层30一起形成存储单元，所形成的存储单元和第一介质层20交错堆叠于多晶硅40的两侧，从而组成一个阵列串，所述多晶硅介质层41形成于所述多晶硅40内，所述多晶硅40为3DNand闪存的沟道，通过打孔形成；在阵列串之间，所述存储层30与第一介质层20、多晶硅40之间均由第二介质层21隔开，所述CSL 11形成于相邻阵列串之间的P型衬底10内。3D Nand闪存存储数据的工作原理是：通常采用沟道热电子注入(Channel Hot ElectronInjection，CHE)效应或F-N隧穿效应，将电荷(通常是电子)通过隧穿氧化层注入到氮化硅层，并被氮化硅层中的电荷陷阱俘获，从而引起存储单元阀值电压的改变，达到数据存储的效果。

随着3D Nand闪存的出现和大规模量产，增大3D Nand闪存的存储容量已成为本技术领域工作人员研究和创新的重点，现有的扩大3D Nand闪存的方法有：(1)增大存储单元比特位的个数，考虑将2bit/cell增大至3bit/cell或4bit/cell等，但该方法最多也只增大了1/2的存储容量；(2)直接增大3D Nand闪存的堆叠层次，例如，考虑在现有32层的基础上继续叠加至64层甚至100多层，但该方法会增大存储单元层与层之间的不均匀度，且制作沟道孔的难度和均匀度均指数型增加，最后导致存储单元结构的优良率很低；(3)分段进行层数叠加，如将32层增加为64层时，可以考虑先以下面32层为整体，对下面的32层进行沟道打孔，然后叠加上另外32层，对上面的32层再次进行沟道打孔，但是这样的话，上面32层的孔很难和下面32层的孔对齐，而且孔交叠处对电场分布还有些负面影响，同样导致存储单元结构的优良率很低，无法低成本实现容量扩充。现有的容量扩充方案，其制作的工艺复杂程度和制造成本远高于平面Nand闪存，使得3D Nand闪存依然无法与平面型Nand闪存抗衡。

发明内容

有鉴于此，本发明实施例提供一种3D Nand闪存设备及其制作方法，以达到低成本扩大3D Nand闪存存储容量的目的。

一方面，本发明实施例提供了一种3D Nand闪存设备，包括：P型衬底、多个阵列串、常规源线CSL，还包括：至少一层隔离层和至少一个P型阱区，其中：

所述CSL由形成于P型衬底内的PN结引出；

在P型衬底上形成有多个阵列串，由第一介质层隔开，构成第一存储层；且在一个P型阱区上形成有多个阵列串，由第一介质层隔开，构成第i存储层，1<i≤M+1，M为所述3DNand闪存中P型阱区的个数；

所述隔离层与所述存储层交错堆叠。

进一步的，所述隔离层平铺于相邻存储层之间，所述隔离层厚度为800埃～1000埃。