[发明专利]用以改善在处理器中重新执行加载的装置与方法

权利要求书

1.一种用以改善在乱序处理器重新执行加载的装置，其特征在于，所述装置包括：

第一保留站，用以派送第一加载微指令，以及若所述第一加载微指令是指示从多个规定的资源的其中一个而非从内核上的高速缓存上提取操作数的规定的加载微指令，用以在保留总线进行检测和指示；

重新执行缩减器组件，用以检测所述规定的加载微指令是指示非内核资源,其中所述重新执行缩减器组件用以检测对应非内核资源的一加载微指令的运算码部分；

第二保留站，耦接至所述保留总线，且在所述第一加载微指令派送后的第一数量的时钟周期之后，用以派送和所述第一加载微指令相依的一或多个新的微指令以进行执行，以及若在所述保留总线上指示了，响应所述重新执行缩减器组件的检测，所述第一加载微指令是所述规定的加载微指令，所述第二保留站用以缓存所述一或多个新的微指令的派送，直到所述第一加载微指令取得所述操作数；

执行单元，耦接至所述第一保留站，用以接收和执行所述第一加载微指令；以及

所述多个规定的资源，包括：

输入/输出单元，用以经由耦接至所述乱序处理器的对应输入/输出的总线，以执行输入/输出操作。

2.根据权利要求1所述的装置，其特征在于，所述乱序处理器包括多内核处理器，以及其中在所述多内核处理器的每一内核包括所述第一保留站和所述第二保留站。

3.根据权利要求2所述的装置，其特征在于，所述多个规定的资源的其中一个包括输入/输出单元，以及其中所述输入/输出单元和所述每一内核被安置在相同的芯片上，但配置在所述每一内核之外。

4.根据权利要求2所述的装置，其特征在于，所述多个规定的资源的其中一个未和所述多内核处理器被安置在相同的芯片上，以及其中所述多个规定的资源的其中一个经由和所述每一内核被安置在相同的芯片上的总线被存取，但配置在所述每一内核之外。

5.根据权利要求1所述的装置，其特征在于，还包括：

若无接收到微指令以进行执行时，所述执行单元用以进入节能状态。

6.根据权利要求5所述的装置，其特征在于，若所述第一加载微指令非所述规定的加载微指令，当超过提取所述操作数所需的所述第一数量的时钟周期，所述执行单元在对应非命中的总线上指示，所述第一加载微指令未成功执行，且启动所述一或多个新的微指令的重新执行。

7.根据权利要求6所述的装置，其特征在于，若所述第一加载微指令是所述规定的加载微指令，当超过提取所述操作数所需的所述第一数量的时钟周期，所述执行单元不会指示所述第一加载微指令未成功执行，且预防所述一或多个新的微指令的重新执行。

8.一种用以改善重新执行加载的装置，其特征在于，所述装置包括：

多内核处理器，包括多个内核，其中所述多个内核的每一个内核包括：

第一保留站，用以派送第一加载微指令，以及若所述第一加载微指令是指示从多个规定的资源的其中一个而非从内核上的高速缓存上提取操作数的规定的加载微指令，用以在保留总线进行检测和指示；

重新执行缩减器组件，用以检测所述规定的加载微指令是指示非内核资源,其中所述重新执行缩减器组件用以检测对应非内核资源的一加载微指令的运算码部分；

第二保留站，耦接至所述保留总线，且在所述第一加载微指令派送后的第一数量的时钟周期之后，用以派送和所述第一加载微指令相依的一或多个新的微指令以进行执行，以及若在所述保留总线上指示了，响应所述重新执行缩减器组件的检测，所述第一加载微指令是所述规定的加载微指令，所述第二保留站用以缓存所述一或多个新的微指令的派送，直到所述第一加载微指令取得所述操作数；

执行单元，耦接至所述第一保留站，用以接收和执行所述第一加载微指令；以及

所述多个规定的资源，包括：

输入/输出单元，用以经由耦接至所述多内核处理器的对应输入/输出的总线，以执行输入/输出操作。

9.根据权利要求8所述的装置，其特征在于，所述多内核处理器包括x86-兼容性多内核处理器。