[发明专利]一种防止被加数侧信道信息泄露的安全处理装置及方法

权利要求书

1.一种防止被加数侧信道信息泄露的安全处理装置，其特征在于，该安全处理装置包括，

寄存器，用于输入输出数据，由CPU通过总线写入，输出数据存放在寄存器中，由CPU通过总线读出；

改进型加法器，由32个改进型单比特全加器组成，其输入端口为32位经过掩码的被加数a_m，32位加数b，32位掩码m，1位进位输入位C_in，其输出：32位数据Sum，1位进位输出位C_out，用于计算将掩码与被掩码值异或的被加数相异或得到被加数，然后将被加数与加数进行加法运算得到加法结果；

改进型单比特全加器，由改进型半加器组成，其输入端口为：1位经过掩码的被加数，1位掩码，1位加数，1位进位，其输出位为：1位本位结果，1位进位结果；

改进型半加器，其输入端口为：1位经过掩码的被加数，1位掩码，1位加数，其输出位为：1位半加器本位结果，1位半加器进位结果；

乘法器，其输入端口为：32位被乘数和32位乘数，其输出端口为：64位乘法结果；

改进型加法器端口配置输入32位经过掩码的被加数，32位加数，32位掩码，被分别连接到32个改进型单比特全加器上，与每个改进型单比特全加器上1位经过掩码的被加数端口，1位加数端口，1位掩码端口相一一对应连接，改进型加法器的1位进位输入位连接到第1个改进型单比特全加器的1位输入进位端口上，每个改进型单比特全加器的输出进位端口与下一个改进型单比特全加器的输入进位端口相连接，第32个改进型单比特全加器的输出进位端口与改进型加法器的输出进位端口相连接；每个改进型单比特全加器上的1位输出本位端口依次与改进型加法器的32位数据结果输出的对应位相连接；改进型加法器的输出端口与寄存器和乘法器的输入端口连接。

2.如权利要求1所述的防止被加数侧信道信息泄露的安全处理装置，其特征在于，该改进型半加器的实现电路中，将计算本位结果的运算分解为若干个异或操作，先将掩码与加数进行异或运算，得到的结果再与经过掩码的被加数进行异或运算。

3.如权利要求1所述的防止被加数侧信道信息泄露的安全处理装置，其特征在于，该改进型半加器的实现电路中，将计算本位结果的运算分解为若干个异或操作，先将经过掩码的被加数与加数进行异或运算，得到的结果再与掩码进行异或运算。

4.如权利要求1所述的防止被加数侧信道信息泄露的安全处理装置，其特征在于，该改进型半加器的实现电路中，将计算进位结果值的运算进行变形，分解为三个中间数据逻辑与的操作，中间数据1为经过掩码的被加数与掩码的逻辑或运算，中间数据2为经过掩码的被加数的逻辑非与掩码的逻辑非进行逻辑或操作得到的结果，先进行中间数据2与加数的逻辑与操作，得到的结果与中间数据1进行逻辑与操作。

5.如权利要求1所述的防止被加数侧信道信息泄露的安全处理装置，其特征在于，该改进型半加器的实现电路中，将计算进位结果值的运算进行变形，分解为三个中间数据逻辑与的操作，中间数据1 为经过掩码的被加数与掩码的逻辑或运算，中间数据2为经过掩码的被加数的逻辑非与掩码的逻辑非进行逻辑或操作得到的结果，先进行中间数据1与加数的逻辑与操作，得到的结果与中间数据2进行逻辑与操作。

6.如权利要求1所述的防止被加数侧信道信息泄露的安全处理装置，其特征在于，使用改进型加法器和乘法器，实现乘法操作，其输入数据为：经过掩码的被乘数掩码m，乘数t，随机数r；输出数据为：乘法结果d×t，实现方法为：取随机数r，使用改进型加法器计算得到d_a＝d+r，然后计算d_a×t-r×t得到d×t的结果。

7.一种集成电路安全芯片，其特征在于，包括如权利要求1-6任一项所述的防止被加数侧信道信息泄露的安全处理装置。