[发明专利]半导体集成电路

权利要求书

1.一种半导体集成电路，其特征在于包括：

运算处理电路，具备进行运算处理的第1处理器内核、及包含存储数据及程序的高速缓冲存储器的共用部，所述第1处理器内核及所述共用部的至少任一者被分割为第1电路与第2电路；

第1时钟门控电路，向所述第1电路供给或停止供给时钟信号；

第1电源开关，向所述第1电路供给或切断电源电压；

第2时钟门控电路，向所述第2电路供给或停止供给所述时钟信号；

第2电源开关，向所述第2电路供给或切断所述电源电压；以及

控制器，控制所述第1及第2时钟门控电路、及所述第1及第2电源开关；

根据唤醒的频率的信息来限制向省电状态的转换。

2.根据权利要求1所述的半导体集成电路，其特征在于：还具备第3时钟门控电路、第3电源开关、第4时钟门控电路及第4电源开关中的所述第3时钟门控电路及第3电源开关、或所述第4时钟门控电路及第4电源开关的至少任一者，所述第3时钟门控电路向所述共用部供给或停止供给所述时钟信号，所述第3电源开关向所述共用部供给或切断所述电源电压，所述第4时钟门控电路向所述第1处理器内核供给或停止供给所述时钟信号，所述第4电源开关向所述第1处理器内核供给或切断所述电源电压，

所述控制器控制所述第3时钟门控电路及第3电源开关、或所述第4时钟门控电路及第4电源开关的所述至少任一者。

3.根据权利要求1所述的半导体集成电路，其特征在于：所述第1电路、所述第2电路、所述第1处理器内核、及所述共用部的至少任一者具有数据保持部，所述数据保持部在所述电源电压的供给被切断时保持此前的处理数据。

4.根据权利要求1所述的半导体集成电路，其特征在于：所述第1电路具有第1功能单位，第2电路具有与所述第1功能单位不同的第2功能单位。

5.根据权利要求4所述的半导体集成电路，其特征在于：在所述处理器内核包含所述第1电路及第2电路的情况下，所述第1功能单位及第2功能单位的至少任一者包含运算处理部、指令处理部、数据处理部、及存储器系统的至少任一者。

6.根据权利要求4所述的半导体集成电路，其特征在于：在所述共用部包含所述第1电路及第2电路的情况下，所述第1功能单位及第2功能单位的至少任一者包含高速缓冲存储器及控制所述高速缓冲存储器的存储器控制部的至少任一者。

7.根据权利要求1所述的半导体集成电路，其特征在于：所述第1电路与第2电路根据与功能单位无关的特定面积或形状的任一者而被分割。

8.根据权利要求1所述的半导体集成电路，其特征在于：所述控制器具有将所述第1电路、所述第2电路、所述第1处理器内核、及所述共用部的至少任一者控制为省电状态的多个省电模式，

根据成为使所述第1电路、所述第2电路、所述第1处理器内核、及所述共用部的至少任一者启动为运转状态的因素的唤醒信号的输入频率，所述控制器从所述多个省电模式选择针对所述至少任一者的省电模式。

9.根据权利要求8所述的半导体集成电路，其特征在于：所述控制器具有缓冲器，所述缓冲器存储所述唤醒信号、及所述唤醒信号的输入时刻，

所述控制器算出最新输入的所述唤醒信号的输入时刻与n个前输入的所述唤醒信号的输入时刻的时刻差，其中n为1以上的整数，

将所述时刻差与切换阈值加以比较，根据所述比较结果，所述控制器选择针对所述至少任一者的省电模式。