[发明专利]一种适用于FPGA的QDR IV超高速存储控制器

说明书

本发明公开了一种适用于FPGA的QDR IV超高速存储控制器，由时钟树、全局复位模块、高速输入输出接口模块、用户低速读写访问模块和主控模块组成。时钟树主要接收外部125MHz时钟和QDR芯片输出的QKB时钟信号，经PLL完成相位锁定后送至全局时钟网络以驱动FPGA内部各种可编程资源；全局复位模块用于复位主控模块和高速输入输出接口模块内部必要的寄存器；主控模块主要完成整个控制器的初始化及读写测试；高速输入输出接口模块和用户低速读写访问模块则用于完成高速、低速时钟信号的可靠转换。本发明实现了500MHz双倍数据速率下的超高速可靠读写，FPGA内部的其它模块只需在单一的125MHz时钟上升沿驱动下访问控制器的外部端口，支持与目前市面上所有QDR IV芯片的无缝连接。

技术领域

本发明涉及高速数据传输技术及FPGA应用开发，尤其涉及一种适用于FPGA的QDRIV超高速存储控制器。

背景技术

QDR IV是第4代四倍数据速率存储器的英文简称，它具有极高的随机传输速率，可用于雷达信号处理、网络路由交换等许多场合中。FPGA则是现场可编程门阵列的英文简称，在许多信号处理平台中承担着运算核心的功能。

为了提升存储能力，FPGA设计中通常需要采用QDR IV作为片外大容量存储器，然而由于复杂的内部结构和走线策略，FPGA内部逻辑的工作频率难以得到实质改善，这导致许多FPGA系统与外围芯片的工作频率存在较大差异，难以充分发挥外围芯片的全部性能。目前，虽然有一些设计实现了基于FPGA的QDR、QDR II读写控制器，但QDR、QDR II等均属于QDR的早期产品，其工作频率普遍较低且读写时序简单，相应的FPGA设计难度较小。而当QDR存储器工作速度超过200MHz后，基于现有技术的FPGA设计难度就大大增加，难以保证设计的静态时序收敛及不同工作温度下采样时钟相位的准确性，进而导致读写出现错误，许多设计采用人工测试多个时钟策略的方案来修正该问题，但不具有普适性，而且大量的人工调试也极易出现各种问题。

综上所述，目前针对最新的QDR IV存储器，由于其工作频率高、访问时序复杂，尚未有相应的FPGA超高速读写控制器解决方案。

发明内容

针对现有相关技术在利用FPGA完成QDR IV存储控制器设计时难以达到高的工作频率及保证采样时钟相位的稳定性等缺陷，本发明要解决的技术问题在于提供一种完整的QDR IV超高速存储控制器实现策略，通过合理的时钟树设计和精确的路径延时控制策略，使整个控制器与QDR IV芯片的最高工作频率达到500MHz，等效随机传输速率达到2GT/s，支持与目前市面上所有QDR IV芯片的无缝连接，而且在FPGA全工作温度范围下均有足够的时序裕量，无需人工搜索最佳相位即可保证数据采样的正确性。本发明适用于各种以FPGA为处理核心且需要极高吞吐量的数字信号处理系统中。

为解决上述技术问题，本发明采用以下技术方案：

一种适用于FPGA的QDR IV超高速存储控制器，其特征在于：由时钟树、全局复位模块、高速输入输出接口模块、用户低速读写访问模块和主控模块组成，其中：

时钟树，接收外部输入的基准频率时钟及QDR IV芯片输出的数据随路时钟，并完成时钟再生及倍频处理，再生时钟与输入时钟具有确知的相位关系，时钟树输出的时钟信号供全局复位模块、高速输入输出接口模块、用户低速读写访问模块和主控模块使用。

全局复位模块，接收外部输入的异步复位信号，经过同步处理后输出，作为复位主控模块和高速输入输出接口模块内部必要寄存器的全局复位信号。

高速输入输出接口模块，接收QDR IV芯片高速信号并转换为低速并行信号，并送至主控模块和用户低速读写访问模块；输出QDR IV芯片的工作时钟；接收用户低速读写访问模块低速并行信号并转换为高速信号输出至QDR IV芯片。